講演抄録/キーワード |
講演名 |
2005-01-18 15:15
高速アクセス用10Gbit/s CMOSバーストモードクロックデータ再生IC ○木村俊二・野河正史・西村和好・吉田智暁・雲崎清美・西原 晋・大友祐輔(NTT) エレソ技報アーカイブへのリンク:ED2004-223 MW2004-230 |
抄録 |
(和) |
将来の超高速アクセスネットワークへの適用を目指し、10 Gbit/s級バースト伝送用クロックデータ再生ICをCMOSプロセスを用いて試作した。一般にバースト伝送用のICは直流結合が基本となるが、本ICでは容量結合が可能な入力バッファを搭載し、さらにクロック再生回路のゲーティング回路に否定論理積回路を採用することでデューティー変動耐性を高めた。試作したICを搭載した評価基板は10.0 Gbit/sの速度で連続信号と非同期パケット信号の双方に対してエラーフリー動作し、非同期パケット信号に対しては16ビット以下のプリアンブルで位相同期が取れることを確認した。また、入力信号のデューティーが44~59%(PPGのデューティー可変幅上限)以上の範囲で動作し、消費電力は1.2 Wであった。 |
(英) |
We fabricated a 10-Gbit/s burst-mode clock and data recovery IC with a CMOS process for future high-speed access networks. Key technologies of our circuit are an input buffer amplifier that offers capacitive coupling at the input port and a new bit gating circuit that improves the duty-cycle variation tolerance of the clock recovery circuit. Our fabricated IC test board achieved error-free operations for the continuous and the asynchronous-packet signals. In the burst mode, the measured number of minimum preamble bits was less than 16 and the receivable duty-cycle variation range was 44 to over 59%. A power consumption was 1.2 W. |
キーワード |
(和) |
バースト伝送 / クロックデータ再生回路 / 瞬時同期回路 / ゲーテッドオッシレータ / ゲーティング回路 / 容量結合 / 入力バッファ / アクセスネットワーク |
(英) |
Burst-mode transmission / Clock and data recovery circuit / Instantaneous phase synchronization circuit / Gated oscillator / Gating circuit / Capacitive coupling / Input buffer amplifier / Access network |
文献情報 |
信学技報, vol. 104, no. 552, MW2004-230, pp. 65-70, 2005年1月. |
資料番号 |
MW2004-230 |
発行日 |
2005-01-11 (ED, MW) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
エレソ技報アーカイブへのリンク:ED2004-223 MW2004-230 |