講演抄録/キーワード |
講演名 |
2005-05-27 10:00
0.13μm CMOSを用いた10Gb/sバースト対応CDR IC ○野河正史・西村和好・木村俊二・吉田智暁・川村智明・富樫 稔・雲崎清美・大友祐輔(NTT) エレソ技報アーカイブへのリンク:ICD2005-28 |
抄録 |
(和) |
将来の超高速なパケットベースネットワークへの適用を目指し、10Gb/sで動作するバースト伝送対応CDR ICを0.13$\mu$m CMOSプロセスを用いて試作した。入力増幅器(バッファ)にはデータエッジ検出型を適用することで、バースト信号に対する1ビット目からの瞬時増幅と入力端子のAC結合を可能とするとともに、リセット信号を不要とした。CDRコアにはゲーテッドVCO方式を用い、バースト信号に対する瞬時位相同期とクロック抽出を可能とした。試作ICの実測評価により、連続信号とバースト信号の双方に対して10Gb/sのエラーフリー動作を確認した。さらに、バースト信号に対してはバースト先頭から5UI(0.5ns)以内のクロックとデータの再生動作を確認した。本バースト対応CDR ICにより、従来に比べて、ビットレートを8倍にし、かつ、プリアンブルを1/10未満の時間に短縮することが可能となる。 |
(英) |
A 10-Gb/s burst-mode CDR IC was fabricated in a 0.13-$\mu$m CMOS process for the high-speed packet-based networks of the future. The input amplifier employs a data-edge detection technique to enable instantaneous amplification from the first bit of each packet and AC-coupled input without a reset signal. The CDR core uses a gated VCO to enable instantaneous phase synchronization and clock extraction for burst data. Measurement results showed that the CDR IC operates at a data rate of 10 Gb/s for burst and PRBS data with no error and recovers the clock and data in less than 5 UI (0.5 ns) for burst data. This means that the burst-mode CDR IC is eight times faster than previous designs and can reduce a preamble time to less than one tenth the time for previous ones. |
キーワード |
(和) |
バースト伝送 / PON / CDR / 10Gb/s / CMOS / エッジ検出 / ゲーテッドVCO / リセット不要 |
(英) |
Burst-mode transmission / PON / CDR / 10 Gb/s / CMOS / Edge detection / Gated VCO / Resetless |
文献情報 |
信学技報, vol. 105, no. 96, ICD2005-28, pp. 1-5, 2005年5月. |
資料番号 |
ICD2005-28 |
発行日 |
2005-05-20 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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エレソ技報アーカイブへのリンク:ICD2005-28 |