講演抄録/キーワード |
講演名 |
2005-06-28 14:50
相補形強誘電体ロジックと超並列算術演算VLSIへの応用 ○松永翔雲・羽生貴弘(東北大) |
抄録 |
(和) |
本稿では,クイック・オン可能な細粒度超並列構造を実現容易にする相補形強誘電体ロジックインメモリ回路を提案する.強誘電体キャパシタを活用して演算機能を実現することにより不揮発性記憶機能と演算機能をデバイスレベルでコンパクトに一体化できるため,記憶回路のオーバヘッドなしで細粒度超並列構造をコンパクトに実現できる.また,演算結果は自動的に強誘電体キャパシタ内に書込まれるため,任意のタイミングで電源をオン・オフすることができ,クイック・オン可能なVLSIを容易に実現できる.
本提案回路を用いた超並列算術演算VLSIの例として細粒度パイプライン加算器を取り上げ,同等機能のCMOS実現と比較した場合について述べる. |
(英) |
In this paper, we propose a Complementary Ferroelectric Capacitor Logic-in-Memory circuit that makes it possible easily to realize fully parallel structures with a quick-on function. The Complementary Ferroelectric Capacitor Logic-in-Memory circuit can realize fully parallel structures compactly without a overhead of storage circuits, because the realization of a logic function using a ferroelectric capacitor enables to merge a non-volatile storage function and a logic function compactly at the device level. Since the result of a logic operation is stored in the ferroelectric capacitor automatically, the voltage source can be done switching on-off at any time, furthermore a quick-on VLSI can be realize easily.
As a typical fully parallel arithmetic VLSI using the proposesd circuit, a fine-grain pipelined adder is discussed, and its performance is compared with that of a corresponding CMOS implementation. |
キーワード |
(和) |
相補形強誘電体ロジック / 不揮発性記憶 / クイック・オン / 細粒度超並列構造 / 細粒度パイプライン / / / |
(英) |
complementary ferroelectric capacitor logic / non-volatile storage / quick-on / fully parallel structure / fine-grain pipelining / / / |
文献情報 |
信学技報, vol. 105, no. 150, SIP2005-49, pp. 61-65, 2005年6月. |
資料番号 |
SIP2005-49 |
発行日 |
2005-06-21 (CAS, VLD, SIP) |
ISSN |
Print edition: ISSN 0913-5685 |
PDFダウンロード |
|
研究会情報 |
研究会 |
CAS SIP VLD |
開催期間 |
2005-06-27 - 2005-06-28 |
開催地(和) |
東北大学 |
開催地(英) |
Tohoku University |
テーマ(和) |
信号処理、LSI、及び一般 |
テーマ(英) |
Signal Processing, LSI, etc. |
講演論文情報の詳細 |
申込み研究会 |
SIP |
会議コード |
2005-06-CAS-SIP-VLD |
本文の言語 |
日本語 |
タイトル(和) |
相補形強誘電体ロジックと超並列算術演算VLSIへの応用 |
サブタイトル(和) |
|
タイトル(英) |
Complementary Ferroelectric Capacitor Logic and its Application to Fully Parallel Arithmetic VLSI |
サブタイトル(英) |
|
キーワード(1)(和/英) |
相補形強誘電体ロジック / complementary ferroelectric capacitor logic |
キーワード(2)(和/英) |
不揮発性記憶 / non-volatile storage |
キーワード(3)(和/英) |
クイック・オン / quick-on |
キーワード(4)(和/英) |
細粒度超並列構造 / fully parallel structure |
キーワード(5)(和/英) |
細粒度パイプライン / fine-grain pipelining |
キーワード(6)(和/英) |
/ |
キーワード(7)(和/英) |
/ |
キーワード(8)(和/英) |
/ |
第1著者 氏名(和/英/ヨミ) |
松永 翔雲 / Shoun Matsunaga / マツナガ ショウウン |
第1著者 所属(和/英) |
東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku Univ.) |
第2著者 氏名(和/英/ヨミ) |
羽生 貴弘 / Takahiro Hanyu / ハニュウ タカヒロ |
第2著者 所属(和/英) |
東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku Univ.) |
第3著者 氏名(和/英/ヨミ) |
/ / |
第3著者 所属(和/英) |
(略称: )
(略称: ) |
第4著者 氏名(和/英/ヨミ) |
/ / |
第4著者 所属(和/英) |
(略称: )
(略称: ) |
第5著者 氏名(和/英/ヨミ) |
/ / |
第5著者 所属(和/英) |
(略称: )
(略称: ) |
第6著者 氏名(和/英/ヨミ) |
/ / |
第6著者 所属(和/英) |
(略称: )
(略称: ) |
第7著者 氏名(和/英/ヨミ) |
/ / |
第7著者 所属(和/英) |
(略称: )
(略称: ) |
第8著者 氏名(和/英/ヨミ) |
/ / |
第8著者 所属(和/英) |
(略称: )
(略称: ) |
第9著者 氏名(和/英/ヨミ) |
/ / |
第9著者 所属(和/英) |
(略称: )
(略称: ) |
第10著者 氏名(和/英/ヨミ) |
/ / |
第10著者 所属(和/英) |
(略称: )
(略称: ) |
第11著者 氏名(和/英/ヨミ) |
/ / |
第11著者 所属(和/英) |
(略称: )
(略称: ) |
第12著者 氏名(和/英/ヨミ) |
/ / |
第12著者 所属(和/英) |
(略称: )
(略称: ) |
第13著者 氏名(和/英/ヨミ) |
/ / |
第13著者 所属(和/英) |
(略称: )
(略称: ) |
第14著者 氏名(和/英/ヨミ) |
/ / |
第14著者 所属(和/英) |
(略称: )
(略称: ) |
第15著者 氏名(和/英/ヨミ) |
/ / |
第15著者 所属(和/英) |
(略称: )
(略称: ) |
第16著者 氏名(和/英/ヨミ) |
/ / |
第16著者 所属(和/英) |
(略称: )
(略称: ) |
第17著者 氏名(和/英/ヨミ) |
/ / |
第17著者 所属(和/英) |
(略称: )
(略称: ) |
第18著者 氏名(和/英/ヨミ) |
/ / |
第18著者 所属(和/英) |
(略称: )
(略称: ) |
第19著者 氏名(和/英/ヨミ) |
/ / |
第19著者 所属(和/英) |
(略称: )
(略称: ) |
第20著者 氏名(和/英/ヨミ) |
/ / |
第20著者 所属(和/英) |
(略称: )
(略称: ) |
講演者 |
第1著者 |
発表日時 |
2005-06-28 14:50:00 |
発表時間 |
25分 |
申込先研究会 |
SIP |
資料番号 |
CAS2005-25, VLD2005-36, SIP2005-49 |
巻番号(vol) |
vol.105 |
号番号(no) |
no.146(CAS), no.148(VLD), no.150(SIP) |
ページ範囲 |
pp.61-65 |
ページ数 |
5 |
発行日 |
2005-06-21 (CAS, VLD, SIP) |
|