講演抄録/キーワード |
講演名 |
2006-05-18 11:30
セルアレイ型自己再構成アーキテクチャ評価検討のためのコンパイラ ○廣本正之・神山真一・中原健太郎・筒井 弘・越智裕之・中村行宏(京大) |
抄録 |
(和) |
動作中に自身の回路を変更可能な自己再構成デバイスは,その性能を静的に予測することが困難であるため,アーキテクチャ検討を行うにはシミュレーションによりアプリケーション実行時の性能を定量的に評価することが不可欠である.本研究では,様々なアーキテクチャのシミュレーション評価に必要な構成情報を生成するため,対象アーキテクチャのパラメータを可変とし,複数の自己再構成デバイスで共通に利用可能な自動合成ツールを開発した.本ツールは C 言語で記述されたアプリケーションに対し,データフロー解析から演算・論理の割り当て,配置配線までを自動的に実行可能である.合成の自動化により設計空間探索が効率よく行えるようになり,また同一のコンパイラが様々なアーキテクチャを統一的に扱うため公平な性能比較ができると期待される.また本稿では,ALU を基本セルとするアーキテクチャの検討に提案ツールを適用し,その有用性を示した. |
(英) |
Simulation-based quantitative performance evaluation using specific applications is indispensable for developing architectures of self-reconfigurable devices since static analysis is difficult to estimate their performance. In order to generate configuration data needed for simulating various target architectures, we developed a synthesis tool which can be retargeted to various self-reconfigurable devices specified by architecture parameters. Given an application in C-language, our tool automatically executes data-flow analysis, technology mapping, and layout synthesis. Our tool enables us to perform efficient design-space exploration, and its retargetability helps fair evaluation of the devices on the same platform. This paper also shows architecture evaluation examples using our tool to demonstrate the advantage of our tool. |
キーワード |
(和) |
粗粒度 / 高位合成 / レイアウト合成 / 性能及び回路面積の評価 / / / / |
(英) |
coarse-grained / high-level synthesis / layout synthesis / evaluation of performance and circuit area / / / / |
文献情報 |
信学技報, vol. 106, no. 49, RECONF2006-2, pp. 7-12, 2006年5月. |
資料番号 |
RECONF2006-2 |
発行日 |
2006-05-11 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 |
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