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| 講演抄録／キーワード | ||
| 講演名 | 2009-01-30 17:00 並列プロセッサDAPDNA-2を用いたリンクディスジョイント経路計算の高速解法 ○木原 拓・清水 翔・高 山・荒川 豊・山中直明（慶大）・渡辺昭文（アイピーフレックス）  VLD2008-125 CPSY2008-87 RECONF2008-89 |
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| 抄録 | （和） | 次世代のネットワークには高い水準の信頼性が求められている．高い信頼性を実現するための技術の1つであるプロテクションでは、リンクディスジョイントな２つの経路の合計コストをできるだけ低くすることが，リソースの効率的な利用の点で重要な課題となっている．しかしながら、経路の合計コストが最も低い最適解を求めるための計算はNP困難であり，膨大な時間がかかってしまう．そこで、本稿では並列プロセッサDAPDNA-2を用いて、リンクディスジョイント経路計算における最適解を高速に算出する方法を提案する．提案方式では、全リンクパターンの中から制約条件を基にネットワーク中の全経路を抽出し、並列組合せ計算を行うことにより、最適解を高速に算出する．特性評価では、従来の最適解を求めるための高速化アプローチと比較して、提案方式が20倍以上高速化できることを示す． |
| （英） | In next generation network, a high level reliabilty is strong required. In a protection, which is the one of network survivable technology, it is important to use a link-disjoint paths pair of lowest total cost in a view of network resource efficiency. However, the link-disjoint paths pair calculation is NP Complete and it takes great investment of time. In order to solve this problem, we propose a high-speed method of link-disjoint paths pair calculation based on parallel reconfigurable processor. Our proposed method calculates and finds all paths in network from all network link patterns, and then calculates all link-disjoint paths pairs and selects optimal solution. A parallel execution and data flow execution enable our propose to high-speed calculations. A two performance evaluation results show that our proposed method improves calculation time more than 20 times compared to conventional optimal link-disjoint paths pair calculation algorithm. | |
| キーワード | （和） | プロテクション / リンクディスジョイント経路計算 / 並列リコンフィギュラブルプロセッサ / DAPDNA-2 / / / / |
| （英） | Protection / Link-disjoint paths calculation / Parallel Reconfigurable Processor / DAPDNA-2 / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 414, RECONF2008-89, pp. 201-206, 2009年1月. | |
| 資料番号 | RECONF2008-89 | |
| 発行日 | 2009-01-22 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-125 CPSY2008-87 RECONF2008-89 |
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| 研究会情報 | |
| 研究会 | VLD CPSY RECONF IPSJ-SLDM |
| 開催期間 | 2009-01-29 - 2009-01-30 |
| 開催地（和） | 慶応義塾大学(日吉) |
| 開催地（英） | |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2009-01-VLD-CPSY-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 並列プロセッサDAPDNA-2を用いたリンクディスジョイント経路計算の高速解法 |
| サブタイトル（和） | |
| タイトル（英） | Fast Solution of Link Disjoint Path Algorithm on Parallel Reconfigurable Processor DAPDNA-2 |
| サブタイトル（英） | |
| キーワード(1)（和/英） | プロテクション / Protection |
| キーワード(2)（和/英） | リンクディスジョイント経路計算 / Link-disjoint paths calculation |
| キーワード(3)（和/英） | 並列リコンフィギュラブルプロセッサ / Parallel Reconfigurable Processor |
| キーワード(4)（和/英） | DAPDNA-2 / DAPDNA-2 |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 木原 拓 / Taku Kihara / キハラ タク |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 清水 翔 / Sho Shimizu / シミズ ショウ |
| 第2著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 高 山 / Shan Gao / ガオ シャン |
| 第3著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 荒川 豊 / Yutaka Arakawa / アラカワ ユタカ |
| 第4著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 山中 直明 / Naoaki Yamanaka / ヤマナカ ナオアキ |
| 第5著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第6著者 氏名（和/英/ヨミ） | 渡辺 昭文 / Akifumi Watanabe / ワタナベ アキフミ |
| 第6著者 所属（和/英） | アイピーフレックス株式会社 (略称： アイピーフレックス) IPFlex Incorporated (略称： IPFlex) |
| 第7著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2009-01-30 17:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2008-125, CPSY2008-87, RECONF2008-89 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.412(VLD), no.413(CPSY), no.414(RECONF) |
| ページ範囲 | pp.201-206 |
| ページ数 | 6 |
| 発行日 | 2009-01-22 (VLD, CPSY, RECONF) |
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