講演抄録/キーワード |
講演名 |
2009-09-25 11:30
ディジタルメディア向け動的再構成型プロセッサFE-GAへのDFGマッピングとその自動化手法 ○田村 亮・戸川 望・柳澤政生・大附辰夫(早大)・佐藤真琴(日立) VLD2009-39 |
抄録 |
(和) |
近年のディジタル機器は多種多様で,膨大なデータを短時間で処理する事が要求されている.この変化に対応するべく,日立製作所は動的再構成型プロセッサFE-GA~(Flexible Engine/Generic ALU Array)を開発・推進している.本稿では,FE-GAに様々なDFG(Data Flow Graph)をマッピングする手法を提案する.
提案した手法では,格子状に配置された演算セルアレイ上に配置配線を行う.配置配線に際しては,マッピングしたノードの出力が確保されるよう行うセル封鎖判定や,データの到着タイミングを合わせるサイクル数調整などを行っている.さらにFE-GAの特徴であるスレッド切り替えを用いて,1面に収まりきらないDFGを分割する事で任意の大きさのDFGのマッピングを実現している.この提案手法では,FE-GAのアーキテクチャ制限の範囲内において,加算器で構成されたDFGを自動的にFE-GA上へマッピングすることに成功した. |
(英) |
Reconfigurable processors are those whose contexts are dynamically reconfigured while they are working. We focus on a reconfigurable processor called FE-GA (Flexible Engine/Generic ALU Array) for digital media processing. Currently, FE-GA does not have its dedicated behavior synthesis tool. In this paper, we map DFG(Data Flow Graph) and propose an algorithm to map them onto calculation cell array (disposed in grid) automatically. Furthermore, our algorithm can generate any size of DFG by using thread switching which is a characteristic of FE-GA. For a given DFG with addition calculation, the algorithm generates a dedicated assembly code which represents a given DFG circuits for FE-GA. The proposed algorithm achieves automatic mapping of DFG with addition calculation of all size within the range of the specification of FE-GA architecture. |
キーワード |
(和) |
動的再構成プロセッサ / FE-GA / データフローグラフ / DFG / マッピング / マッピング自動化 / / |
(英) |
reconfigurable processor / FE-GA / Data Flow Graph / DFG / mapping / mapping automation / / |
文献情報 |
信学技報, vol. 109, no. 201, VLD2009-39, pp. 57-62, 2009年9月. |
資料番号 |
VLD2009-39 |
発行日 |
2009-09-17 (VLD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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VLD2009-39 |