講演抄録/キーワード |
講演名 |
2010-01-21 13:25
瞬時電源遮断機構を用いたマルチコアSoC向け省電力ソフトウェア実行環境 ○小野内雅文・十山圭介・野尻 徹・佐藤真琴(日立)・間瀬正啓・白子 準(早大)・佐藤未来子(東京農工大)・高田雅士・伊藤雅之(ルネサステクノロジ)・水野弘之(日立)・並木美太郎(東京農工大)・木村啓二・笠原博徳(早大) CST2009-38 |
抄録 |
(和) |
8つのCPUコアを搭載するマルチコアSoC RP2と,自動並列化コンパイラOSCARを用いて,高い処理性能と省電力を両立するソフトウェア実行環境を構築した。この環境ではCPUコア数の増加に応じて処理速度を向上させるため,OSCARコンパイラと連携しデータの特性を考慮したメモリ配置を行うデータマッピング手法を開発し,各CPUコア上で実行される並列化タスク間のコミュニケーションオーバヘッド,すなわち,キャッシュコヒーレンシ維持とタスク間同期の時間を削減した。さらに,オンチップのCPUコアローカルメモリを活用した高速な電源遮断・復帰を実現する瞬時電源遮断機構を開発し,OSCARコンパイラとの連携によりプログラム実行中の待機CPUコアの電源を細粒度に遮断することで,無駄な電力消費を削減した。開発したソフトウェア実行環境上でセキュアAAC-LC圧縮処理を実行したところ,データマッピング手法を適用することにより,CPUコア数を1から8へと増やした場合に5.00倍の処理速度を達成した。さらに,瞬時電源遮断機構を併用することで,電力効率が10%向上することを確認した。 |
(英) |
We developed a software-execution framework for scalable increase of execution speed and low-power consumption based on an octo-core chip multiprocessor named RP2 and an automatic multigrain-parallelizing compiler named OSCAR. Keys to improvement of the performance are reduction of a communication overhead with parallelized tasks and frequent shutdown to waiting cores. For this framework, we developed two schemes: data mapping and timely-power gating. Measurement of the performance for the conventional framework and our proposed framework showed that normalized execution speedup becomes 5.00 when secure AAC-LC encoding is processed in 8-parallel execution. Moreover, applying our timely-power-gating scheme improves power efficiency by 10%. |
キーワード |
(和) |
マルチコアSoC / 低電力 / 電源遮断 / 並列化コンパイラ / マルチスレッド / 符号化 / / |
(英) |
Multicore SoC / low power / power gating / parallelizing compiler / multi thread / encoding / / |
文献情報 |
信学技報, vol. 109, 2010年1月. |
資料番号 |
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発行日 |
2010-01-14 (CST) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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CST2009-38 |