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| 講演抄録／キーワード | ||
| 講演名 | 2011-01-18 11:35 スイッチブロックのトポロジに着目したFPGAの配線テスト手法 ○用正博紀・井上万輝・尼崎太樹・飯田全広・末吉敏則（熊本大）  VLD2010-105 CPSY2010-60 RECONF2010-74 |
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| 抄録 | （和） | 通常のLSI ではATPG（Automatic Test Pattern Generation）ツールを利用した出荷テストが行われる．しかし，専用回路のASIC とは異なり，実装論理が固定されていないFPGA にはATPG ツールが対応していない．このため効率良いテスト，および高いテスト網羅率を得るためには，デバイスアーキテクチャの開発段階でテスト容易化設計（DFT：Design For Testability）が必要となる．本研究ではWilton スイッチブロックのもつ特徴を利用したテスト容易化なデバイスアーキテクチャおよびそのテスト手法を提案する．配線部を対象として縮退故障検出のためのフォルトカバレッジを計測したところ，5 種類のテストパタンを用いて100%のカバレッジを達成した． |
| （英） | In general, an ATPG(Automatic Test Pattern Generation) is used to test LSI. However, because logic function and wiring route in FPGA are not fixed, it is difficult to employ ATPG unlike application specific circuits. It is necessary to consider design for testability in order to acheive high efficient test and fault coverage. In this study, we propose a easily testable architecture and a test scheme focused on wilton switch block. As a result, our proposed scheme acheived 100% of stuck-at fault coverage on interconnects by using 5 test pattern. | |
| キーワード | （和） | テスト手法 / テスト容易化設計 / ホモジニアス構造 / スイッチブロック / / / / |
| （英） | Test scheme / Design for testability / Homogeneous architecture / Switch block / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 362, RECONF2010-74, pp. 145-150, 2011年1月. | |
| 資料番号 | RECONF2010-74 | |
| 発行日 | 2011-01-10 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-105 CPSY2010-60 RECONF2010-74 |
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| 研究会情報 | |
| 研究会 | RECONF VLD CPSY IPSJ-SLDM |
| 開催期間 | 2011-01-17 - 2011-01-18 |
| 開催地（和） | 慶應義塾大学日吉キャンパス |
| 開催地（英） | Keio Univ (Hiyoshi Campus) |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2011-01-RECONF-VLD-CPSY-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | スイッチブロックのトポロジに着目したFPGAの配線テスト手法 |
| サブタイトル（和） | |
| タイトル（英） | A Test Scheme for Interconnect of FPGA Focused on Switch Block Topology |
| サブタイトル（英） | |
| キーワード(1)（和/英） | テスト手法 / Test scheme |
| キーワード(2)（和/英） | テスト容易化設計 / Design for testability |
| キーワード(3)（和/英） | ホモジニアス構造 / Homogeneous architecture |
| キーワード(4)（和/英） | スイッチブロック / Switch block |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 用正 博紀 / Hiroki Yosho / ヨウショウ ヒロキ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 井上 万輝 / Kazuki Inoue / イノウエ カズキ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ |
| 第5著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-01-18 11:35:00 |
| 発表時間 | 20分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2010-105, CPSY2010-60, RECONF2010-74 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.360(VLD), no.361(CPSY), no.362(RECONF) |
| ページ範囲 | pp.145-150 |
| ページ数 | 6 |
| 発行日 | 2011-01-10 (VLD, CPSY, RECONF) |
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