講演抄録/キーワード |
講演名 |
2011-04-19 11:20
[依頼講演]サスペンディッド・ビットライン読出し方式を用いた0.5V 5.5nsecアクセスタイムバルクCMOS 8T SRAM ○鈴木利一・森脇真一・川澄 篤・宮野信治・篠原尋史(半導体理工学研究センター) ICD2011-12 エレソ技報アーカイブへのリンク:ICD2011-12 |
抄録 |
(和) |
低電圧(0.5V)で高速(アクセスタイム5.5nsec)のバルクCMOS 8T SRAMについて報告する。相補読出し型の8T SRAM (C-RP 8T) セルが高速読出しを可能とした。0.5V時の読出し遅延とそのばらつきは従来のシングルエンド8T SRAM (S-RP 8T)セルを用いた場合と比べて、それぞれ52%及び54%低減した。C-RP 8Tセルの読出しに標準的な電圧センスアンプを用いると、非選択メモリセルからのリーク電流が生じる恐れがあるが、サスペンディッド・ビットライン読出し手法を用いてリーク電流を解消した。65nm LP バルクCMOSテクノロジを用いた1Kbit SRAMマクロを評価し、アシスト回路無しで0.5V時に5.5nsecのアクセスタイムを確認した。電力効率(PD積)は従来S-RP 8Tに比べて78%低減した。 |
(英) |
A low-voltage high-speed bulk-CMOS 8T SRAM is proposed. A novel 8-transistor (8T) memory cell with a complementary read port (C-RP) improves the read speed by enabling differential bit-line sensing, while the conventional 8T SRAM drives the bit line with a single read port (S-RP). The read delay and the delay variation at 0.5V were reduced by 52% and 54%, respectively, compared with the conventional S-RP 8T cell. A suspended bit-line read (SBLR) scheme is applied to the read circuit in order to eliminate the leakage current from the unselected cells, which is an inevitable issue for a C-RP 8T cell with a conventional voltage sense amplifier (VSA). The evaluated results of 1Kbit SRAM in a 65-nm LP bulk-CMOS technology demonstrated 5.5-nsec access time at 0.5V without any assist techniques. The power-delay product was reduced by 78%. |
キーワード |
(和) |
SRAM / メモリセル / 低電圧 / 高速 / 読出し回路 / / / |
(英) |
SRAM / Memory cell / Low voltage / High speed / Read circuit / / / |
文献情報 |
信学技報, vol. 111, no. 6, ICD2011-12, pp. 65-70, 2011年4月. |
資料番号 |
ICD2011-12 |
発行日 |
2011-04-11 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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