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講演抄録/キーワード
講演名 2011-04-19 11:20
[依頼講演]サスペンディッド・ビットライン読出し方式を用いた0.5V 5.5nsecアクセスタイムバルクCMOS 8T SRAM
鈴木利一森脇真一川澄 篤宮野信治篠原尋史半導体理工学研究センターICD2011-12 エレソ技報アーカイブへのリンク:ICD2011-12
抄録 (和) 低電圧(0.5V)で高速(アクセスタイム5.5nsec)のバルクCMOS 8T SRAMについて報告する。相補読出し型の8T SRAM (C-RP 8T) セルが高速読出しを可能とした。0.5V時の読出し遅延とそのばらつきは従来のシングルエンド8T SRAM (S-RP 8T)セルを用いた場合と比べて、それぞれ52%及び54%低減した。C-RP 8Tセルの読出しに標準的な電圧センスアンプを用いると、非選択メモリセルからのリーク電流が生じる恐れがあるが、サスペンディッド・ビットライン読出し手法を用いてリーク電流を解消した。65nm LP バルクCMOSテクノロジを用いた1Kbit SRAMマクロを評価し、アシスト回路無しで0.5V時に5.5nsecのアクセスタイムを確認した。電力効率(PD積)は従来S-RP 8Tに比べて78%低減した。 
(英) A low-voltage high-speed bulk-CMOS 8T SRAM is proposed. A novel 8-transistor (8T) memory cell with a complementary read port (C-RP) improves the read speed by enabling differential bit-line sensing, while the conventional 8T SRAM drives the bit line with a single read port (S-RP). The read delay and the delay variation at 0.5V were reduced by 52% and 54%, respectively, compared with the conventional S-RP 8T cell. A suspended bit-line read (SBLR) scheme is applied to the read circuit in order to eliminate the leakage current from the unselected cells, which is an inevitable issue for a C-RP 8T cell with a conventional voltage sense amplifier (VSA). The evaluated results of 1Kbit SRAM in a 65-nm LP bulk-CMOS technology demonstrated 5.5-nsec access time at 0.5V without any assist techniques. The power-delay product was reduced by 78%.
キーワード (和) SRAM / メモリセル / 低電圧 / 高速 / 読出し回路 / / /  
(英) SRAM / Memory cell / Low voltage / High speed / Read circuit / / /  
文献情報 信学技報, vol. 111, no. 6, ICD2011-12, pp. 65-70, 2011年4月.
資料番号 ICD2011-12 
発行日 2011-04-11 (ICD) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード ICD2011-12 エレソ技報アーカイブへのリンク:ICD2011-12

研究会情報
研究会 ICD  
開催期間 2011-04-18 - 2011-04-19 
開催地(和) 神戸大学 瀧川記念館 
開催地(英) Kobe University Takigawa Memorial Hall 
テーマ(和) メモリ(DRAM、SRAM、フラッシュ、新規メモリ)技術 
テーマ(英) Memory Device Technologies 
講演論文情報の詳細
申込み研究会 ICD 
会議コード 2011-04-ICD 
本文の言語 日本語 
タイトル(和) [依頼講演]サスペンディッド・ビットライン読出し方式を用いた0.5V 5.5nsecアクセスタイムバルクCMOS 8T SRAM 
サブタイトル(和)  
タイトル(英) 0.5-V, 5.5-nsec Access Time, Bulk-CMOS 8T SRAM with Suspended Bit-Line Read Scheme 
サブタイトル(英)  
キーワード(1)(和/英) SRAM / SRAM  
キーワード(2)(和/英) メモリセル / Memory cell  
キーワード(3)(和/英) 低電圧 / Low voltage  
キーワード(4)(和/英) 高速 / High speed  
キーワード(5)(和/英) 読出し回路 / Read circuit  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 鈴木 利一 / Toshikazu Suzuki / スズキ トシカズ
第1著者 所属(和/英) (株)半導体理工学研究センター (略称: 半導体理工学研究センター)
Semiconductor Technology Academic Research Center (略称: STARC)
第2著者 氏名(和/英/ヨミ) 森脇 真一 / Shinichi Moriwaki / モリワキ シンイチ
第2著者 所属(和/英) (株)半導体理工学研究センター (略称: 半導体理工学研究センター)
Semiconductor Technology Academic Research Center (略称: STARC)
第3著者 氏名(和/英/ヨミ) 川澄 篤 / Atsushi Kawasumi / カワスミ アツシ
第3著者 所属(和/英) (株)半導体理工学研究センター (略称: 半導体理工学研究センター)
Semiconductor Technology Academic Research Center (略称: STARC)
第4著者 氏名(和/英/ヨミ) 宮野 信治 / Shinji Miyano / ミヤノ シンジ
第4著者 所属(和/英) (株)半導体理工学研究センター (略称: 半導体理工学研究センター)
Semiconductor Technology Academic Research Center (略称: STARC)
第5著者 氏名(和/英/ヨミ) 篠原 尋史 / Hirofumi Shinohara / シノハラ ヒロフミ
第5著者 所属(和/英) (株)半導体理工学研究センター (略称: 半導体理工学研究センター)
Semiconductor Technology Academic Research Center (略称: STARC)
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講演者 第1著者 
発表日時 2011-04-19 11:20:00 
発表時間 25分 
申込先研究会 ICD 
資料番号 ICD2011-12 
巻番号(vol) vol.111 
号番号(no) no.6 
ページ範囲 pp.65-70 
ページ数
発行日 2011-04-11 (ICD) 


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