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| 講演名 | 2015-05-14 11:35 順序回路の時間展開に基づくクロックゲーティング制御信号抽出手法 ○後藤智哉・樋口耕平・柳澤政生・木村晋二（早大）  VLD2015-4 |
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| 抄録 | （和） | 近年LSIの動的電力を削減する手法としてクロックゲーティングが利用されている． クロックゲーティングは商用ツールによる自動挿入が可能だが，制御信号はデザイナーが指定したそのままであり，クロックの停止条件の最適性は保証されない． また，各1ビットレジスタの現在の出力と新しい値が異なる場合にのみクロックを与えるという手法もあるが，1ビット単位でXORによるクロックゲーティング制御を行うと電力がかえって大きくなることも知られている． そこで近年，各レジスタの現在の出力と新しい値が異なるという条件を回路内部から抽出，生成しクロックゲーティング制御信号の判定に用いる手法の研究が盛んである． しかしこれまでは現在の信号のみを制御信号の候補とした手法が提案されていた． 本研究では，既存手法であるSAT判定を用いたクロックゲーティング信号抽出手法を拡張し，順序回路の時間展開を行うことでより多くの制御信号候補を自動抽出する手法を提案する． これにより複数クロック過去の信号を候補として利用可能となり，順序的クロックゲーティングの自動化が実現される． 提案手法をISCAS’89ベンチマーク回路に適用し，複数の回路で制御信号候補の増加を確認した． |
| （英） | Recently, clock gating is utilized as a method for reducing the dynamic power of LSI. Clock gating can be automatically inserted by the synthesis tools, but there are problems such as designers must specify control signals. So more aggressive and automatable clock gating techniques have been proposed. In this study, a clock gating candidate extraction method for combinational clock gating is enhanced to the method for sequential clock gating using time expansion of sequential circuits. Using time expansion and detection by SAT, it is possible to find multiple clock past signal as a candidate. The proposed method was applied to ISCAS'89 benchmark and we got more control signal candidates. |
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| キーワード | （和） | クロックゲーティング / 設計自動化 / 低消費電力化設計 / 順序的クロックゲーティング / / / / |
| （英） | Clock Gating / Design Automation / Low power LSI design / Sequential Clock Gating / / / / | |
| 文献情報 | 信学技報, vol. 115, no. 21, VLD2015-4, pp. 31-36, 2015年5月. | |
| 資料番号 | VLD2015-4 | |
| 発行日 | 2015-05-07 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2015-4 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2015-05-14 - 2015-05-14 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2015-05-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 順序回路の時間展開に基づくクロックゲーティング制御信号抽出手法 |
| サブタイトル（和） | |
| タイトル（英） | Control Signal Extraction for Sequential Clock Gating Using Time Expansion of Sequential Circuits |
| サブタイトル（英） | |
| キーワード(1)（和/英） | クロックゲーティング / Clock Gating |
| キーワード(2)（和/英） | 設計自動化 / Design Automation |
| キーワード(3)（和/英） | 低消費電力化設計 / Low power LSI design |
| キーワード(4)（和/英） | 順序的クロックゲーティング / Sequential Clock Gating |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 後藤 智哉 / Tomoya Goto / ゴトウ トモヤ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 樋口 耕平 / Kohei Higuchi / ヒグチ コウヘイ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 木村 晋二 / Shinji Kimura / キムラ シンジ |
| 第4著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第5著者 氏名（和/英/ヨミ） | / / |
| 第5著者 所属（和/英） | (略称： ) (略称： ) |
| 第6著者 氏名（和/英/ヨミ） | / / |
| 第6著者 所属（和/英） | (略称： ) (略称： ) |
| 講演者 | 第1著者 |
| 発表日時 | 2015-05-14 11:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2015-4 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.21 |
| ページ範囲 | pp.31-36 |
| ページ数 | 6 |
| 発行日 | 2015-05-07 (VLD) |
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