講演抄録/キーワード |
講演名 |
2015-11-21 11:15
負数演算機能を備えたビットシリアル積和演算器 ○岡本大地(岡山県立大)・近藤真史(川崎医療福祉大)・瀬島吉裕・佐藤洋一郎・横川智教・有本和民(岡山県立大) CAS2015-58 MSS2015-32 |
抄録 |
(和) |
近年,高性能な信号処理回路(DSP)を搭載したデジタル補聴器が普及しているが,DSPへの演算負荷の増大によりその電池寿命は数日に留まっている.この問題に対して著者らは,単一の全加算器のみを用いるという前提で,リングオシレータを用いた動的な制御を導入することによる小面積かつ低消費電力な直列乗算器を提案している.しかしながら,この乗算器では,フィルタ回路等への応用時に必要となる負数の演算には対応していなかった.そこで本研究では,この直列乗算器を積和演算器に拡張した上で,演算順序の交換とビットシリアル処理を併用するとともに,2の補数に対応した演算を実現する.そして,これに基づいた積和演算器を設計し,シミュレーションによりその動作を確認するとともに,FPGA実装を対象とした消費電力の解析を通してその有効性を確認する. |
(英) |
Recently, digital hearing aids with the high functionality of digital signal processor (DSP) become widely used, and thus its battery life is limited to only few days by a heavy load on its DSP. In order to solve this problem, we have provided a low area and power saving bit serial multiplier by using a ring oscillator. However, since the multiplier does not support the negative number operation, it cannot be applied to the multiply and accumulator used by digital filter. Therefore, we propose a multiplier capable of complement by the two's complement representation. We designed the bit serial multiply and accumulator and exhibited the simulation results that showed the intended behavior. We also showed the effectiveness of the proposed multiply and accumulator through power consumption analysis on FPGA. |
キーワード |
(和) |
デジタル補聴器 / ビットシリアル / 2の補数 / DSP / リングオシレータ / / / |
(英) |
digital hearing aid / bit serial / two's complement / DSP / ring oscillator / / / |
文献情報 |
信学技報, vol. 115, no. 315, CAS2015-58, pp. 115-120, 2015年11月. |
資料番号 |
CAS2015-58 |
発行日 |
2015-11-13 (CAS, MSS) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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CAS2015-58 MSS2015-32 |