| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2020-01-23 13:55 5段パイプラインのRISC-Vソフトプロセッサの設計と実装 ○宮崎広夢・金森拓斗・Md Ashraful Islam・吉瀬謙二（東工大）  VLD2019-73 CPSY2019-71 RECONF2019-63 |
|
| 抄録 | （和） | 本稿では，RISC-Vの基本命令セットであるRV32IをサポートするFPGA向けに最適化された5段パイプラインのRISC-Vソフトプロセッサを提案する．典型的な5段パイプラインのプロセッサの構成で性能低下の要因になり得るクリティカルパスを示す．特に分岐予測機構を含む命令フェッチに対して最適化が必要である．この典型的なプロセッサの構成と比較して，提案プロセッサに適用する動作周波数の向上のための有効な最適化手法を提案する．この提案プロセッサをVerilog HDLで実装し，IPC，動作周波数，ハードウェア量とプロセッサ性能を評価する．評価結果より，提案プロセッサが関連研究と比較して，平均で27.4%の性能向上を達成する． |
| （英） | In this paper, we propose a RISC-V soft processor adopting five-stage pipelining optimized for FPGAs that support RV32I, the RISC-V basic instruction set. We show critical paths that can cause performance degradation using the configuration of a typical five-stage pipelining processor. In particular, we need to optimize the instruction fetching stage including the branch prediction mechanism. Compared with this configuration of a typical processor, we propose effective optimization methods applied to the proposed processor for improving the operating frequency. We implement this proposed processor in Verilog HDL and evaluate IPC, operating frequency, hardware resource and processor performance. From the evaluation results, the proposed processor achieves an average performance improvement of 27.4% compared with the related research. | |
| キーワード | （和） | ソフトプロセッサ / RISC-V / FPGA / RV32I / 5段パイプライン / Verilog HDL / / |
| （英） | Soft processor / RISC-V / FPGA / RV32I / Five-stage pipelining / Verilog HDL / / | |
| 文献情報 | 信学技報, vol. 119, no. 373, RECONF2019-63, pp. 123-128, 2020年1月. | |
| 資料番号 | RECONF2019-63 | |
| 発行日 | 2020-01-15 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2019-73 CPSY2019-71 RECONF2019-63 |
|
| 研究会情報 | |
| 研究会 | IPSJ-SLDM RECONF VLD CPSY IPSJ-ARC |
| 開催期間 | 2020-01-22 - 2020-01-24 |
| 開催地（和） | 慶応義塾大学 日吉キャンパス 来往舎 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2020-01-SLDM-RECONF-VLD-CPSY-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 5段パイプラインのRISC-Vソフトプロセッサの設計と実装 |
| サブタイトル（和） | |
| タイトル（英） | Design and implementation of a RISC-V soft processor adopting five-stage pipelining |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ソフトプロセッサ / Soft processor |
| キーワード(2)（和/英） | RISC-V / RISC-V |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | RV32I / RV32I |
| キーワード(5)（和/英） | 5段パイプライン / Five-stage pipelining |
| キーワード(6)（和/英） | Verilog HDL / Verilog HDL |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 宮崎 広夢 / Hiromu Miyazaki / ミヤザキ ヒロム |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第2著者 氏名（和/英/ヨミ） | 金森 拓斗 / Takuto Kanamori / カナモリ タクト |
| 第2著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第3著者 氏名（和/英/ヨミ） | Md Ashraful Islam / Md Ashraful Islam / |
| 第3著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第4著者 氏名（和/英/ヨミ） | 吉瀬 謙二 / Kenji Kise / キセ ケンジ |
| 第4著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第5著者 氏名（和/英/ヨミ） | / / |
| 第5著者 所属（和/英） | (略称： ) (略称： ) |
| 第6著者 氏名（和/英/ヨミ） | / / |
| 第6著者 所属（和/英） | (略称： ) (略称： ) |
| 第7著者 氏名（和/英/ヨミ） | / / |
| 第7著者 所属（和/英） | (略称： ) (略称： ) |
| 第8著者 氏名（和/英/ヨミ） | / / |
| 第8著者 所属（和/英） | (略称： ) (略称： ) |
| 第9著者 氏名（和/英/ヨミ） | / / |
| 第9著者 所属（和/英） | (略称： ) (略称： ) |
| 第10著者 氏名（和/英/ヨミ） | / / |
| 第10著者 所属（和/英） | (略称： ) (略称： ) |
| 第11著者 氏名（和/英/ヨミ） | / / |
| 第11著者 所属（和/英） | (略称： ) (略称： ) |
| 第12著者 氏名（和/英/ヨミ） | / / |
| 第12著者 所属（和/英） | (略称： ) (略称： ) |
| 第13著者 氏名（和/英/ヨミ） | / / |
| 第13著者 所属（和/英） | (略称： ) (略称： ) |
| 第14著者 氏名（和/英/ヨミ） | / / |
| 第14著者 所属（和/英） | (略称： ) (略称： ) |
| 第15著者 氏名（和/英/ヨミ） | / / |
| 第15著者 所属（和/英） | (略称： ) (略称： ) |
| 第16著者 氏名（和/英/ヨミ） | / / |
| 第16著者 所属（和/英） | (略称： ) (略称： ) |
| 第17著者 氏名（和/英/ヨミ） | / / |
| 第17著者 所属（和/英） | (略称： ) (略称： ) |
| 第18著者 氏名（和/英/ヨミ） | / / |
| 第18著者 所属（和/英） | (略称： ) (略称： ) |
| 講演者 | 第1著者 |
| 発表日時 | 2020-01-23 13:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2019-73, CPSY2019-71, RECONF2019-63 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | no.371(VLD), no.372(CPSY), no.373(RECONF) |
| ページ範囲 | pp.123-128 |
| ページ数 | 6 |
| 発行日 | 2020-01-15 (VLD, CPSY, RECONF) |
[研究会発表申込システムのトップページに戻る]