5月14日(木) 午前 レイアウト・テスト
座長: 中武繁寿（北九州市大)
09:15 - 10:30 |
(1)
VLD |
09:15-09:40 |
大規模回路向け最小テストパタン生成手法について |
○松永裕介（九大） |
(2)
VLD |
09:40-10:05 |
解析的配置におけるセルの重なりを考慮した半周近似配線長最小化のための劣勾配法の適用 |
○岩崎寛之・宮下 弘（北九州市大） |
(3)
VLD |
10:05-10:30 |
折れ曲がり制約を含む配線問題のNP完全性 |
○本江俊幸・高橋篤司（東工大） |
| |
10:30-10:45 |
休憩 （ 15分 ） |
5月14日(木) 午前 回路設計・実装
座長: 原祐子(東工大)
10:45 - 12:00 |
| (4) |
10:45-11:10 |
Trace Signal Selection Methods for Post Silicon Debugging
○チョーダリー シュリダル（東京大）、松本 剛史（石川高専）、ガラバギ アミル マスード、藤田 昌宏（東京大） |
| (5) |
11:10-11:35 |
束データ方式による非同期式回路のFPGA設計支援環境の構築
○滝澤 恵多郎、斎藤 寛（会津大学） |
(6)
VLD |
11:35-12:00 |
順序回路の時間展開に基づくクロックゲーティング制御信号抽出手法 |
○後藤智哉・樋口耕平・柳澤政生・木村晋二（早大） |
| |
12:00-13:20 |
昼食 （ 80分 ） |
5月14日(木) 午後 招待講演
座長: 澁谷利行 (株式会社富士通研究所)
13:20 - 14:20 |
(7)
VLD |
13:20-14:20 |
［招待講演］ナノエレクトロニクス研究開発の現状と今後の課題 |
○河村誠一郎（JST） |
| |
14:20-14:35 |
休憩 （ 15分 ） |
5月14日(木) 午後 解析問題
座長: 小出哲士(広島大学)
14:35 - 15:50 |
| (8) |
14:35-15:00 |
実時間組み込みソフトウェア解析のためのHW/SW協調検査
○木村 悠介、ガラバギ アミル マスー、藤田 昌宏（東京大） |
(9)
VLD |
15:00-15:25 |
軽量暗号Simonに対する電力解析手法 |
○野崎佑典・吉川雅弥（名城大） |
(10)
VLD |
15:25-15:50 |
クロックグリッチに基づく故障解析に耐性を持つAES暗号回路 |
○平野大輔・史 又華・戸川 望・柳澤政生（早大） |
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