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VLSI設計技術研究会 (VLD) (検索条件: 2017年度)
「from:2017-11-06 to:2017-11-06」による検索結果
| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 10:30 |
熊本 | くまもと県民交流館パレア | hCODE 2.0: FPGAクラスタシステム向けオープンソース開発管理プラットフォーム ○中川裕貴・趙 謙・尼崎太樹・飯田全広・久我守弘・末吉敏則（熊本大）  VLD2017-27 DC2017-33 |
近年，AmazonやMicrosoft等の主要なクラウド事業者が，FPGAを用いてクラウドアプリケーションを高性能化して... [more] | VLD2017-27 DC2017-33 pp.1-6 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 10:55 |
熊本 | くまもと県民交流館パレア | 高位合成を用いた3次元立体音響プロセッサの設計環境の構築 ○大平裟耶・土屋尚暉・松村哲哉（日大） VLD2017-28 DC2017-34 |
前回，我々は3次元（3D）音響処理IPおよび超指向性変調IPを搭載した3次元立体音響プロセッサを提案した．このプロセッサ... [more] | VLD2017-28 DC2017-34 pp.7-12 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 11:20 |
熊本 | くまもと県民交流館パレア | 近似乗算器の内部構成に関する検討 ○井上晶仁・田島加織・馬場裕之・ヨウ ドウキン・請園智玲・佐藤寿倫（福岡大） VLD2017-29 DC2017-35 |
近似演算器は正確な演算結果値を生成しない論理回路である.近似演算器は精確な演算結果値を生成しない代わりに,簡略化された回... [more] | VLD2017-29 DC2017-35 pp.13-18 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 13:00 |
熊本 | くまもと県民交流館パレア | ［招待講演］超伝導量子計算 ○中村泰信（東大） CPM2017-79 ICD2017-38 IE2017-64 |
[more] | CPM2017-79 ICD2017-38 IE2017-64 p.1 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 13:00 |
熊本 | くまもと県民交流館パレア | BN曲線上におけるOptimal Ateペアリング向け演算ハードウェアの最適化 ○市橋忠之・粟野皓光・池田 誠（東大） VLD2017-30 DC2017-36 |
[more] | VLD2017-30 DC2017-36 pp.19-24 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 13:25 |
熊本 | くまもと県民交流館パレア | センサーノード応用に向けた楕円曲線暗号のハードウェア実装 ○斎藤僚介・粟野皓光・池田 誠（東大） |
[more] | |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 13:50 |
熊本 | くまもと県民交流館パレア | IPコアの論理暗号化法の復号化鍵数の評価 ○橋立英実・細川利典（日大）・吉村正義（京都産大） VLD2017-31 DC2017-37 |
[more] | VLD2017-31 DC2017-37 pp.25-30 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 13:00 |
熊本 | くまもと県民交流館パレア | NIDSのPCREのパターンマッチングのFPGA実装とその高速化・省メモリ化 ○福田真啓・井口 寧（北陸先端大） RECONF2017-37 |
本稿では，ネットワーク型侵入検知システム（NIDS）に使われるSnortルールのうち，Perl正規表現（PCRE）のパタ... [more] | RECONF2017-37 pp.1-6 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 13:25 |
熊本 | くまもと県民交流館パレア | FPGAを用いたグラフストリーム処理の一検討 ○松崎貴之・尼崎太樹・飯田全広・久我守弘・末吉敏則（熊本大） RECONF2017-38 |
グラフ処理は局所性の低いメモリアクセスを行うという特性を持ち，ノード数が数億超えるような大規模なグラフを処理するのは容易... [more] | RECONF2017-38 pp.7-12 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 13:50 |
熊本 | くまもと県民交流館パレア | 高周波信号からの高精度なピーク値推定システムのFPGA実装 ○釜坂 僚・瀬川泰誠・柴田裕一郎（長崎大） RECONF2017-39 |
本論文では,高周波信号からの高精度なピーク値推定システムの FPGA 実装について提案する。予備実験から、ピーク値と実測... [more] | RECONF2017-39 pp.13-18 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 14:30 |
熊本 | くまもと県民交流館パレア | バックゲートバイアス制御技術のためのトリプルウェル構造のオーバーヘッド低減 ○小笠原泰弘・関川敏弘・小池帆平（産総研） VLD2017-32 DC2017-38 |
[more] | VLD2017-32 DC2017-38 pp.31-35 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 14:55 |
熊本 | くまもと県民交流館パレア | 動的マルチボディバイアス制御を用いたデジタルメモリのリークエネルギー削減 ○吉田有佑・宇佐美公良（芝浦工大） VLD2017-33 DC2017-39 |
オンチップメモリはマイクロプロセッサの主要な構成要素であり、消費エネルギーに大きな影響を与える。本稿では、二アスレッショ... [more] | VLD2017-33 DC2017-39 pp.37-42 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 15:20 |
熊本 | くまもと県民交流館パレア | ツインタワー用共有メモリチップの開発 ○寺嶋爽花・小島拓也・奥原 颯・松下悠亮・安藤尚輝（慶大）・並木美太郎（東京農工大）・天野英晴（慶大） VLD2017-34 DC2017-40 |
ビルディングブロック型計算システムにおいて，誘導結合チップ間無線結合インタフェース TCIを用いて2つのチップ積層間に... [more] |
VLD2017-34 DC2017-40 pp.43-48 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 14:30 |
熊本 | くまもと県民交流館パレア | 遅延故障BIST高品質化のためのLFSRシード生成法 ○渡邊恭之介・大竹哲史（大分大） VLD2017-35 DC2017-41 |
大規模集積回路の微細化や高速化に伴い，遅延テストの重要性が高まっている． 遅延故障モデルとして，論理ゲートの遅延が増加... [more] |
VLD2017-35 DC2017-41 pp.49-54 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 14:55 |
熊本 | くまもと県民交流館パレア | 機械学習を用いたフェールチップ判別における適用識別器と判別確度の決定法 ○柚留木大地・大竹哲史（大分大）・中村芳行（ルネサス エレクトロニクス） VLD2017-36 DC2017-42 |
今日，半導体技術の進歩によるLSIの高集積化によりLSIの低価格化が進んでいる． LSIの品質を保ちつつ，テストコスト... [more] |
VLD2017-36 DC2017-42 pp.55-60 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 15:20 |
熊本 | くまもと県民交流館パレア | コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法 ○武田 俊・細川利典・山崎紘史（日大）・吉村正義（京都産大） VLD2017-37 DC2017-43 |
近年, VLSIのテストコスト増大に伴い，DFT設計を用いたテストパターン数削減手法が重要視されている．特に， VLSI... [more] | VLD2017-37 DC2017-43 pp.61-66 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-07 09:00 |
熊本 | くまもと県民交流館パレア | ビアスイッチを用いた粒度混合再構成可能アーキテクチャへの最適なFFT回路実装 ○藤本哲彰（立命館大）・高橋 渡・若林一敏（NEC）・今川隆司・越智裕之（立命館大） VLD2017-38 DC2017-44 |
本稿では，ビアスイッチを用いた粒度混合再構成可能アーキテクチャに最適なFFT回路の実装法を提案する．実装対象アーキテクチ... [more] | VLD2017-38 DC2017-44 pp.67-72 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-07 09:25 |
熊本 | くまもと県民交流館パレア | ビアスイッチクロスバを用いた再構成可能デバイスのプログラム制約を考慮する配線手法 ○山口航誠・今川隆司・越智裕之（立命館大） VLD2017-39 DC2017-45 |
本稿では, ビアスイッチを用いた再構成可能アーキテクチャにおける，スイッチのプログラミングに関する制約を考慮した配線手法... [more] | VLD2017-39 DC2017-45 pp.73-78 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-07 09:50 |
熊本 | くまもと県民交流館パレア | 双安定リング回路の収束時間により瞬時値応答を得る発振回路PUF ○田中悠貴・辺 松・廣本正之・佐藤高史（京大） VLD2017-40 DC2017-46 |
偽造半導体チップの流通対策として,半導体の製造ばらつきを用いてチップの個体識別を行うPUF(Physical Unclo... [more] | VLD2017-40 DC2017-46 pp.79-84 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-07 09:00 |
熊本 | くまもと県民交流館パレア | スキャンベース論理BISTにおけるマルチサイクルテストの中間観測FF選出手法について ○大島繁之・加藤隆明（九工大）・王 森レイ（愛媛大）・佐藤康夫・梶原誠司（九工大） VLD2017-41 DC2017-47 |
論理BISTにおける故障検出率向上のために，マルチサイクルテストにおけるフリップフロップ(FF)値の中間観測手法が提案さ... [more] | VLD2017-41 DC2017-47 pp.85-90 |
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