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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| ICD (ワークショップ) |
2010-08-16 - 2010-08-18 |
海外 | ホーチミン市百科大学 | ［招待講演］Circuit Failure Prediction by Field Test (DART) with Delay-Shift Measurement Mechanism ○Yasuo Sato・Seiji Kajihara（Kyusyu Institute of Technology）・Michiko Inoue・Tomokazu Yoneda・Satoshi Ohtake・Hideo Fujiwara（NAIST）・Yukiya Miura（Tokyo Metropolitan Univ.） |
The main task of test had traditionally been screening of ha... [more] | |
| DC | 2010-06-25 13:30 |
東京 | 機械振興会館 | C素子スキャンパスを用いた非同期式順序回路に対する完全スキャン設計法 ○岩田大志・大竹哲史・井上美智子・藤原秀雄（奈良先端大）  DC2010-8 |
VLSIの大規模，高速化に伴い，大域クロックの分配が困難になるなどの問題が顕在化しており， それらの問題を解決する手段... [more] |
DC2010-8 pp.1-6 |
| DC | 2009-02-16 15:45 |
東京 | 機械振興会館 | RTLパス数最小化のためのリソースバインディング法 ○植本雄一・大竹哲史・井上美智子・藤原秀雄（奈良先端大） DC2008-77 |
VLSI回路中の微小遅延を検出するテスト手法としてパス遅延故障テストがあるが，回路中の全パス数が膨大であるなど実用上の問... [more] | DC2008-77 pp.55-60 |
| VLD, CAS, SIP (共催) |
2008-06-27 09:40 |
北海道 | 北海道大学 高等教育機能開発センター | 機能等価性情報を用いたRTL-GLパスマッピングの一手法 ○岩田大志・大竹哲史・藤原秀雄（奈良先端大） CAS2008-21 VLD2008-34 SIP2008-55 |
論理合成やテストの際，回路のフォールスパスの情報を用いることで論理合成時間の短縮，回路面積の削減，テスト生成時間の短縮，... [more] | CAS2008-21 VLD2008-34 SIP2008-55 pp.13-18 |
| DC | 2008-02-08 14:50 |
東京 | 機械振興会館 | 高位合成情報を用いたRTLフォールスパス判定 ○池田直嗣・大竹哲史・井上美智子・藤原秀雄（奈良先端大） DC2007-77 |
本稿では，高位合成情報を用いたRTLフォールスパスの判定方法を提案する．フォールスパス情報を利用することは，テスト生成時... [more] | DC2007-77 pp.63-68 |
| CAS | 2007-01-30 12:20 |
愛媛 | 愛媛大学 | A Test Generation Framework using Checker Circuits and its Application to Path Delay Test Generation ○Tsuyoshi Iwagaki（JAIST）・Satoshi Ohtake（NAIST）・Mineo Kaneko（JAIST）・Hideo Fujiwara（NAIST） |
[more] | CAS2006-76 pp.37-42 |
| ICD, IPSJ-ARC (共催) |
2006-06-08 15:30 |
神奈川 | NEC玉川ルネッサンスシティ | プロセッサの命令レベル自己テストのためのテスト容易化設計 ○中里昌人・大竹哲史・井上美智子・藤原秀雄（奈良先端大） |
本稿では，テンプレートを利用したテストプログラム生成法から合成された任意のテストプログラム実行時に起こる誤りマスクを回避... [more] | ICD2006-48 pp.49-54 |
| VLD, ICD, DC, IPSJ-SLDM (共催) |
2005-12-01 09:30 |
福岡 | 北九州国際会議場 | 同位相構造に基づく特定用途を考慮したFPGAの相互接続遅延テスト ○矢葺光佑・大竹哲史・藤原秀雄（奈良先端大） |
本稿では，特定用途を考慮したFPGA(Field-Programmable Gate Array)の相互接続線のパス遅延... [more] | VLD2005-61 ICD2005-156 DC2005-38 pp.1-6 |
| VLD, ICD, DC, IPSJ-SLDM (共催) |
2005-12-02 09:55 |
福岡 | 北九州国際会議場 | A Broadside Test Generation Method for Transition Faults in Partial Scan Circuits ○Tsuyoshi Iwagaki（JAIST）・Satoshi Ohtake・Hideo Fujiwara（NAIST） |
This paper presents a broadside test generation method for ... [more] |
VLD2005-77 ICD2005-172 DC2005-54 pp.7-12 |
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