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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| VLD, DC (共催) CPM, ICD, IE (共催) CPSY, RECONF (併催) [詳細] |
2016-11-30 11:45 |
大阪 | 立命館大学大阪いばらきキャンパス | A Golden-IC Free Clock Tree Driven Authentication Approach for Hardware Trojan Detection ○Fakir Sharif Hossain・Tomokazu Yoneda・Michiko Inoue（NAIST）・Alex Orailoglu（UCSD）  VLD2016-67 DC2016-61 |
[more] | VLD2016-67 DC2016-61 pp.135-140 |
| DC | 2016-02-17 11:55 |
東京 | 機械振興会館 | ゼロ遅延論理シミュレーションに基づく遅延故障インジェクション環境 ○川崎真司・米田友和・大和勇太・井上美智子（奈良先端大） DC2015-90 |
故障インジェクションとは，故障が発生した回路の振る舞いを再現するための技術であり，ソフトエラーの影響解析などの目的で使用... [more] | DC2015-90 pp.25-30 |
| DC | 2016-02-17 14:25 |
東京 | 機械振興会館 | 重み付きランダムパターンとリシードを組み合わせた組込み自己テスト手法 ○里中沙矢香・米田友和・大和勇太・井上美智子（奈良先端大） DC2015-92 |
テストコスト削減の一手法として組込み自己テスト(Built-In Self Test, BIST) が幅広く用いられてい... [more] | DC2015-92 pp.37-42 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2015-12-01 12:45 |
長崎 | 長崎県勤労福祉会館 | Scan Segmentation Approach to Magnify Detection Sensitivity for Tiny Hardware Trojan ○Fakir Sharif Hossain・Tomokazu Yoneda・Michiko Inoue（NAIST） VLD2015-38 DC2015-34 |
[more] | VLD2015-38 DC2015-34 pp.1-6 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2015-12-01 13:50 |
長崎 | 長崎県勤労福祉会館 | メモリの隣接パタン依存故障テストに対するバックグラウンド列の生成 ○上岡真也・米田友和・大和勇太・井上美智子（奈良先端大） VLD2015-40 DC2015-36 |
メモリセルの隣接パタン依存故障 (Neighborhoodpatternsensitivefaults : NPSF) ... [more] | VLD2015-40 DC2015-36 pp.19-24 |
| DC | 2014-12-19 14:15 |
富山 | 高岡テクノドーム | Reliability of ECC-based Memory Architectures with Online Self-repair Capabilities ○Gian Mayuga・Yuta Yamato・Tomokazu Yoneda（NAIST）・Yasuo Sato（Kyutech）・Michiko Inoue（NAIST） DC2014-70 |
[more] | DC2014-70 pp.19-24 |
| DC | 2013-12-13 13:00 |
石川 | 和倉温泉観光会館 | FPGA向けアプリケーション依存テストのための効率的なスキャンBISTアーキテクチャ ○伊藤渓太・米田友和・大和勇太・畠山一実・井上美智子（奈良先端大） DC2013-68 |
本論文では，FPGA上のアプリケーション回路をテスト対象とした効率の良いスキャンBISTアーキテクチャを提案する． 提... [more] |
DC2013-68 pp.1-6 |
| DC | 2013-02-13 16:40 |
東京 | 機械振興会館 | フィールドでの組込み自己テストにおける不定値処理に関するデータ量の削減手法 ○吉見優太（奈良先端大）・畠山一実・大和勇太・米田友和・井上美智子（奈良先端大/JST） DC2012-90 |
圧縮テストを行う際に発生する不定値は圧縮効率やテスト品質に悪影響を及ぼすため，その処理手法について盛んに研究が行われてい... [more] | DC2012-90 pp.61-66 |
| DC | 2012-06-22 16:10 |
東京 | 機械振興会館 | On Per-Cell Dynamic IR-Drop Estimation in At-Speed Scan Testing ○Yuta Yamato・Tomokazu Yoneda・Kazumi Hatayama・Michiko Inoue（NAIST） DC2012-15 |
[more] | DC2012-15 pp.39-44 |
| DC | 2012-02-13 15:55 |
東京 | 機械振興会館 | フィールドにおける劣化検知のための動的テストスケジューリング ○森永洋介（奈良先端大）・米田友和（奈良先端大/JST）・李 賢彬（Hanbat National Univ.）・井上美智子（奈良先端大/JST） DC2011-85 |
[more] | DC2011-85 pp.55-60 |
| DC | 2011-02-14 11:50 |
東京 | 機械振興会館 | テスト実行時における初期温度均一化のためのパターン生成法 ○小副川絵美子・米田友和・井上美智子・藤原秀雄（奈良先端大/JST） DC2010-63 |
LSIのフィールド使用時における劣化検知は，LSIの品質や信頼性を保証するための重要な技術である．劣化は遅延値の増加とし... [more] | DC2010-63 pp.27-32 |
| DC | 2011-02-14 13:45 |
東京 | 機械振興会館 | 高精度遅延テストのためのテストパターン生成法 ○堀 慧悟（奈良先端大）・米田友和・井上美智子・藤原秀雄（奈良先端大/JST） DC2010-64 |
本研究では，システムクロックより速い複数のテストクロックを用いて，微小遅延を検出するテスト手法を提案する．半導体の製造プ... [more] | DC2010-64 pp.33-38 |
| ICD (ワークショップ) |
2010-08-16 - 2010-08-18 |
海外 | ホーチミン市百科大学 | ［招待講演］Circuit Failure Prediction by Field Test (DART) with Delay-Shift Measurement Mechanism ○Yasuo Sato・Seiji Kajihara（Kyusyu Institute of Technology）・Michiko Inoue・Tomokazu Yoneda・Satoshi Ohtake・Hideo Fujiwara（NAIST）・Yukiya Miura（Tokyo Metropolitan Univ.） |
The main task of test had traditionally been screening of ha... [more] | |
| DC | 2010-02-15 09:25 |
東京 | 機械振興会館 | テスト実行時の温度均一化のためのテストパターン並び替え法 ○中尾 良・米田友和・井上美智子・藤原秀雄（奈良先端大） DC2009-66 |
VLSIのテスト実行時は，消費電力が空間や時間でばらつき，それに伴い回路温度が変動する．一方，回路の動作遅延は温度に依存... [more] | DC2009-66 pp.7-12 |
| DC | 2010-02-15 14:35 |
東京 | 機械振興会館 | BISTにおける高品質遅延故障テストのためのシード選択法 ○竹谷 啓・米田友和・井上美智子・藤原秀雄（奈良先端大） DC2009-74 |
本稿では，LFSR，フェーズシフタ及びMISRで構成されるスキャンBISTを対象とし，テストデータ量制約下における高品質... [more] | DC2009-74 pp.57-62 |
| VLD, DC, IPSJ-SLDM (共催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2008-11-18 11:20 |
福岡 | 北九州学術研究都市 | マルチクロック・ドメイン・コアテストのための再構成可能ラッパーの一構成法 ○吉田宜司・米田友和・藤原秀雄（奈良先端大） VLD2008-82 DC2008-50 |
本論文では，マルチクロックドメインコアに対する再構成可能ラッパー設計法を提案する．提案手法では，マルチクロックドメインコ... [more] | VLD2008-82 DC2008-50 pp.133-138 |
| VLD, DC, IPSJ-SLDM (共催) CPSY, RECONF, IPSJ-ARC (併催) [詳細] |
2007-11-21 14:40 |
福岡 | 北九州国際会議場 | Thermal-Aware Test Scheduling with Cycle-Accurate Power Profiles and Test Partitioning ○Thomas Edison Yu・Tomokazu Yoneda（NAIST）・Krishnendu Chakrabarty（Duke Univ.）・Hideo Fujiwara（NAIST） VLD2007-84 DC2007-39 |
[more] | VLD2007-84 DC2007-39 pp.13-18 |
| CAS, SIP, VLD (共催) |
2007-06-22 11:30 |
北海道 | 北海道東海大学 札幌キャンパス マルチメディアホール | Power Constrained IP Core Wrapper Design with Partitioned Clock Domains ○Thomas Edison Yu・Tomokazu Yoneda（NAIST）・Danella Zhao（Unive. of Louisiana）・Hideo Fujiwara（NAIST） CAS2007-25 VLD2007-41 SIP2007-55 |
[more] | CAS2007-25 VLD2007-41 SIP2007-55 pp.37-42 |
| VLD, DC, IPSJ-SLDM (共催) RECONF, CPSY, IPSJ-ARC (併催) [詳細] |
2006-11-28 16:10 |
福岡 | 北九州国際会議場 | メモリコアに対する組込み自己修復を考慮したSoCのテストスケジューリング ○福田雄介・米田友和・藤原秀雄（奈良先端大） |
本研究では，システムオンチップに搭載されている組込み自己修復機能を持つメモリコアに対する消費電力制約下でのテストスケジュ... [more] | VLD2006-61 DC2006-48 pp.59-64 |
| VLD, IPSJ-SLDM (共催) |
2006-05-12 11:15 |
愛媛 | 愛媛大学 | Power-Conscious Microprocessor-Based Testing of System-on-Chip ○Fawnizu Azmadi Hussin・Tomokazu Yoneda（NAIST）・Alex Orailoglu（Univ. of California）・Hideo Fujiwara（NAIST） |
[more] | VLD2006-10 pp.25-30 |
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