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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| VLD | 2017-03-01 14:50 |
沖縄 | 沖縄県青年会館 | 歩留まり改善を考慮した電力削減のための製造後遅延調整手法 ○増子 駿・小平行秀（会津大）  VLD2016-104 |
集積回路の微細加工技術の進歩に伴い，製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している．近年... [more] | VLD2016-104 pp.13-18 |
| VLD, DC (共催) CPM, ICD, IE (共催) CPSY, RECONF (併催) [詳細] |
2016-11-28 13:35 |
大阪 | 立命館大学大阪いばらきキャンパス | Xilinx FPGAのためのRTL記述からの一般同期式回路の実装フロー ○寺田万理・増子 駿・小平行秀（会津大） VLD2016-48 DC2016-42 |
近年，様々な分野でFPGAでの回路実装が用いられている．これまでに，より高速な回路を実現するために，クロック信号を各レジ... [more] | VLD2016-48 DC2016-42 pp.25-30 |
| VLD | 2016-03-02 11:20 |
沖縄 | 沖縄県青年会館 | Altera FPGAのための一般同期方式における部分変更機能による高速化手法 ○増子 駿・大場琢也・小平行秀（会津大） VLD2015-137 |
近年，様々な分野でASICでの回路実装に代わり，FPGAへの回路実装が用いられている．しかし，同じプロセスで回路を実装し... [more] | VLD2015-137 pp.149-154 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2015-12-02 16:20 |
長崎 | 長崎県勤労福祉会館 | CMOS回路の1次元レイアウト面積最小化問題に対する高速化のためのSATへの定式化 ○増子 駿・小平行秀（会津大） VLD2015-51 DC2015-47 |
集積回路のレイアウト設計では，製造コストの削減やチップの歩留まり向上などのために，レイアウト面積の最小化が望まれる．本稿... [more] | VLD2015-51 DC2015-47 pp.81-86 |
| VLD | 2015-03-02 15:20 |
沖縄 | 沖縄県青年会館 | SATソルバと焼きなまし法によるMOS回路の1次元レイアウトの面積最小化手法 ○増子 駿・小平行秀（会津大） VLD2014-158 |
[more] | VLD2014-158 pp.31-36 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2013-11-29 13:45 |
鹿児島 | 鹿児島県文化センター | A Tuning Method of Programmable Delay Element with an Ordered Finite Set of Delay Values for Yield Improvement ○Hayato Mashiko・Yukihide Kohira（Univ. of Aizu） VLD2013-99 DC2013-65 |
LSIの微細加工技術が進歩する一方で，製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している．近... [more] | VLD2013-99 DC2013-65 pp.275-280 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2012-11-26 16:50 |
福岡 | 九州大学百年講堂 | 歩留まり改善のための2つの遅延値に調整可能な遅延素子に対する遅延調整手法 ○増子 駿・小平行秀（会津大） VLD2012-69 DC2012-35 |
LSIの微細加工技術が進歩する一方で，製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している．近... [more] | VLD2012-69 DC2012-35 pp.57-62 |
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