お知らせ 研究会の開催と会場に参加される皆様へのお願い(2022年6月開催~)
電子情報通信学会 研究会発表申込システム
研究会 開催スケジュール
技報閲覧サービス
[ログイン]
技報アーカイブ
    [Japanese] / [English] 
研究会名/開催地/テーマ  )→
 
講演検索  検索語:  /  範囲:題目 著者 所属 抄録 キーワード )→

すべての研究会開催スケジュール  (検索条件: すべての年度)

講演検索結果
 登録講演(開催プログラムが公開されているもの)  (日付・降順)
 27件中 1~20件目  /  [次ページ]  
研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
R 2021-05-28
13:00
ONLINE オンライン開催 [招待講演]車載システム向けのテスト容易化設計法
高橋 寛愛媛大
先進自動運転のための車載コンピュータにおいては機能安全規格に基づくテストが必要である.新しいテスト環境であるフィールドに... [more]
DC, SS
(共催)
2019-10-24
16:00
熊本 熊本大学 n回状態遷移被覆に基づく非スキャンオンラインテスト法
池ヶ谷祐輝石山悠太細川利典日大)・吉村正義京都産大SS2019-19 DC2019-47
VLSIの経年劣化による障害を回避する手段の一つとして,通常動作時に回路の出力や内部信号線の値を監視するオンラインテスト... [more] SS2019-19 DC2019-47
pp.37-42
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
CPM, ICD, IE
(共催)
RECONF
(併催) [詳細]
2018-12-06
13:00
広島 サテライトキャンパスひろしま TDC組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減
平井智士四柳浩之橋爪正樹徳島大VLD2018-56 DC2018-42
ICの新たな集積方法として,TSV(Through-Silicon-Via)を用いた3次元積層技術が注目されている.
... [more]
VLD2018-56 DC2018-42
pp.119-124
DC 2018-02-20
10:35
東京 機械振興会館 TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減
平井智士四柳浩之橋爪正樹徳島大DC2017-79
3次元積層ICにおけるダイ間配線の新しい実装方法として,TSV(Through-Silicon-Via)が注目されている... [more] DC2017-79
pp.13-18
VLD, DC, IPSJ-SLDM, IPSJ-EMB
(連催)
CPSY, IPSJ-ARC
(連催)
CPM, ICD, IE
(共催)
RECONF
(併催) [詳細]
2017-11-06
15:20
熊本 くまもと県民交流館パレア コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法
武田 俊細川利典山崎紘史日大)・吉村正義京都産大VLD2017-37 DC2017-43
近年, VLSIのテストコスト増大に伴い,DFT設計を用いたテストパターン数削減手法が重要視されている.特に, VLSI... [more] VLD2017-37 DC2017-43
pp.61-66
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2015-12-03
15:00
長崎 長崎県勤労福祉会館 テスト容易でオンライン誤り検出可能な桁上げ選択加算器
鬼頭信貴中京大VLD2015-72 DC2015-68
テストが容易で,さらに動作中に故障による回路出力の誤りを検出可能(オンライン誤り検出可能)な桁上げ選択加算器を提案する.... [more] VLD2015-72 DC2015-68
pp.225-230
VLD 2014-03-03
16:25
沖縄 沖縄県青年会館 改良ランダムオーダースキャンによるセキュアスキャン設計とその評価
大屋 優跡部悠太史 又華柳澤政生戸川 望早大VLD2013-141
大規模集積回路のテスト容易化設計の1つであるスキャンチェインを利用したスキャンテストが一般的に行われる.
反面スキャン... [more]
VLD2013-141
pp.43-48
DC 2014-02-10
09:00
東京 機械振興会館 モジュール間結合増加率に基づくスキャンチェーン接続法
小松 巡岩田大志山口賢一奈良高専DC2013-79
近年,半導体プロセスの微細化により,動作速度や電力消費に与える配置配線の影響が大きくなっており,
テスト容易化設計時に... [more]
DC2013-79
pp.1-5
DC 2014-02-10
09:25
東京 機械振興会館 TDC組込み型バウンダリスキャン回路による遅延検出能力評価
櫻井浩希四柳浩之橋爪正樹徳島大DC2013-80
ディープサブミクロン(DSM)ICでは,抵抗性ショート欠陥やオープン欠陥が従来の縮退故障の振る舞いをせず,遅延として現れ... [more] DC2013-80
pp.7-12
DC 2014-02-10
09:50
東京 機械振興会館 非同期式QDI回路における任意の故障に対する検出手法
水谷早苗岩田大志山口賢一奈良高専DC2013-81
VLSI の製造プロセスの微細化に伴い,非同期式回路が注目されている.非同期式回路の実現方法として, 同期式回路から非同... [more] DC2013-81
pp.13-18
DC 2013-12-13
13:00
石川 和倉温泉観光会館 FPGA向けアプリケーション依存テストのための効率的なスキャンBISTアーキテクチャ
伊藤渓太米田友和大和勇太畠山一実井上美智子奈良先端大DC2013-68
本論文では,FPGA上のアプリケーション回路をテスト対象とした効率の良いスキャンBISTアーキテクチャを提案する.
提... [more]
DC2013-68
pp.1-6
DC 2013-02-13
13:55
東京 機械振興会館 隣接TSVを考慮したTSV遅延故障検出法について
中村真規四柳浩之橋爪正樹徳島大DC2012-85
本研究では断線TSV(Through-Silicon-Via)により発生する遅延故障を検出するために,隣接TSVを考慮し... [more] DC2012-85
pp.31-36
DC 2012-02-13
14:50
東京 機械振興会館 同期式設計から変換されたQDI回路のテスト生成法
内田行紀村田絵理奈良先端大)・大竹哲史大分大/JST)・中島康彦奈良先端大DC2011-83
Quasi-Delay-Insensitive(QDI)設計は非同期式回路の現実的な実現手法の一つとして注目されている.... [more] DC2011-83
pp.43-48
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2011-11-29
09:00
宮崎 ニューウェルシティ宮崎 テスト設計選択のためのLSI設計製造コストモデル
志水 昂岩垣 剛市原英行井上智生広島市大VLD2011-71 DC2011-47
LSIのテストを容易にするために,多くのテスト設計・テスト容易化設計(DFT) が提案されている.
本論文では,LSI... [more]
VLD2011-71 DC2011-47
pp.115-120
VLD, DC, IPSJ-SLDM
(連催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2011-11-30
10:30
宮崎 ニューウェルシティ宮崎 TDCを組み込んだ遅延故障検出用テスト容易化設計について
槇本浩之四柳浩之橋爪正樹徳島大VLD2011-84 DC2011-60
本研究では,微小遅延欠陥を検出するためにTDC(Time-to-Digital Converter) を組み込んだ遅延故... [more] VLD2011-84 DC2011-60
pp.185-190
CPSY, DC
(共催)
IPSJ-SLDM, IPSJ-EMB
(併催)
(連催) [詳細]
2011-03-18
11:20
沖縄 宮古島マリンターミナル(まりんぴあ宮古) 遅延制約下におけるテスト容易な並列加算器の設計手法
藤井真一名大)・高木直史京大CPSY2010-75 DC2010-74
近年,VLSI設計技術及び製造技術の発展により,VSLIチップ上に集積される回路が大規模化し,それに伴いテスト(故障検査... [more] CPSY2010-75 DC2010-74
pp.57-62
RECONF, VLD, CPSY
(共催)
IPSJ-SLDM
(連催) [詳細]
2011-01-18
11:35
神奈川 慶應義塾大学日吉キャンパス スイッチブロックのトポロジに着目したFPGAの配線テスト手法
用正博紀井上万輝尼崎太樹飯田全広末吉敏則熊本大VLD2010-105 CPSY2010-60 RECONF2010-74
通常のLSI ではATPG(Automatic Test Pattern Generation)ツールを利用した出荷テス... [more] VLD2010-105 CPSY2010-60 RECONF2010-74
pp.145-150
DC 2010-06-25
14:00
東京 機械振興会館 スイッチの機能を考慮した部分スルー可検査性に関する考察
岡 伸也吉川祐樹市原英行井上智生広島市大DC2010-9
無閉路可検査順序回路は実用的にテスト容易な順序回路である.
その1つのクラスとして部分スルー可検査順序回路があり,順序... [more]
DC2010-9
pp.7-11
DC, CPSY
(共催)
2010-04-13
15:40
東京 東京工業大学(大岡山) ソフトエラー訂正機能を有するBILBOフリップフロップ
難波一輝伊藤秀男千葉大CPSY2010-4 DC2010-4
本論文ではソフトエラー訂正機能を有するBILBOフリップフロップの構成を示している.提案フリップフロップは既存のソフトエ... [more] CPSY2010-4 DC2010-4
pp.15-20
CPSY, DC
(共催)
IPSJ-SLDM, IPSJ-EMB, IPSJ-UBI, IPSJ-MBL
(併催)
(連催) [詳細]
2010-03-28
14:35
東京 八丈シーパークリゾート テスト容易な並列プレフィックス加算器の自動合成手法の検討
藤井真一高木直史名大CPSY2009-93 DC2009-90
これまで,並列プレフィックス加算器の自動合成手法がさまざま提案されている.これらの研究では,合成時の制約として主に回路の... [more] CPSY2009-93 DC2009-90
pp.489-493
 27件中 1~20件目  /  [次ページ]  
ダウンロード書式の初期値を指定してください NEW!!
テキスト形式 pLaTeX形式 CSV形式 BibTeX形式
著作権について : 以上の論文すべての著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会