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研究会 発表日時 開催地 タイトル・著者 抄録 資料番号
SCE 2021-08-06
15:00
ONLINE オンライン開催 フィードバックパスを伴う単一磁束量子回路の高スループット・低レイテンシ化
加島亮太長岡一起中埜智貴田中雅光山下太郎藤巻 朗名大SCE2021-5
高速動作性や低消費電力性に優れる単一磁束量子回路を用いたマイクロプロセッサでは,ビットパラレル処理の導入により高スループ... [more] SCE2021-5
pp.19-24
ISEC, SITE, ICSS, EMM, HWS, BioX
(共催)
IPSJ-CSEC, IPSJ-SPT
(共催)
(連催) [詳細]
2019-07-24
14:10
高知 高知工科大学 乗法的オフセットに基づく高効率AESハードウェアアーキテクチャの設計
上野 嶺東北大)・森岡澄夫インターステラテクノロジズ)・三浦典之松田航平永田 真神戸大)・Shivam Bhasin南洋理工大)・Yves MathieuTarik GrabaJean-Luc Dangerフランス国立高等電気通信学校)・本間尚文東北大ISEC2019-58 SITE2019-52 BioX2019-50 HWS2019-53 ICSS2019-56 EMM2019-61
本稿では高効率AES ハードウェアアーキテクチャの設計を示す.提案アーキテクチャはレジスタリタイミングや命令順序交換に加... [more] ISEC2019-58 SITE2019-52 BioX2019-50 HWS2019-53 ICSS2019-56 EMM2019-61
pp.375-382
VLD 2012-03-06
15:05
大分 ビーコンプラザ 動作レベル・レジスタ転送レベル混在設計記述向け高位合成手法
吉田浩章藤田昌宏東大/JSTVLD2011-128
高位合成技術を利用した設計手法では抽象度の高い動作レベル記述によって設計を行うため,高い生産性をもたらすことが可能である... [more] VLD2011-128
pp.49-54
DC 2011-02-14
14:10
東京 機械振興会館 機能的時間展開モデルを用いたデータパス回路のテスト生成法
早川鉄平細川利典日大)・吉村正義九大DC2010-65
近年,より抽象度の高い動作記述を用いて大規模集積回路の設計が行われている.動作記述から動作合成を用いて生成されるレジスタ... [more] DC2010-65
pp.39-44
VLD 2010-03-12
10:50
沖縄 沖縄県男女共同参画センター タイミングスキュー調整可能データパスの合成条件
手原 亮金子峰雄北陸先端大VLD2009-122
集積回路の微細化,動作速度の向上に伴い,製造ばらつきによる回路内の信号伝搬遅延のばらつきが相対
的に大きくなりつつある... [more]
VLD2009-122
pp.139-144
SIP, CAS, VLD
(共催)
2009-07-01
14:50
北海道 釧路市生涯学習センター 制御タイミングのばらつきを考慮した資源共有とスケジュール手法
井上恵介金子峰雄岩垣 剛北陸先端大CAS2009-5 VLD2009-10 SIP2009-22
本稿では,制御タイミング(マルチプレクサの切り替えタイミングとレジスタへの書き込みタイミング)のばらつきに耐性を有するデ... [more] CAS2009-5 VLD2009-10 SIP2009-22
pp.25-30
VLD 2009-03-11
14:00
沖縄 沖縄県男女共同参画センター 可変式順序制約付レジスタ割り当て問題のアルゴリズム
井上恵介金子峰雄岩垣 剛北陸先端大VLD2008-130
半導体製造プロセスの微細集積化に伴い,遅延ばらつきの問題が顕在化している.集積回路のデータパス合成において,遅延ばらつき... [more] VLD2008-130
pp.23-28
CAS, NLP
(共催)
2009-01-23
11:15
宮崎 ホテルマリックス(宮崎) 順序制約付レジスタ割り当てにおけるレジスタ数の上界に関する考察
井上恵介金子峰雄岩垣 剛北陸先端大CAS2008-90 NLP2008-120
集積回路の高位合成においてデータを格納するレジスタを決める作業をレジスタ割り当てと呼ぶ.近年,遅延ばらつきの下でホールド... [more] CAS2008-90 NLP2008-120
pp.147-152
VLD, DC, IPSJ-SLDM
(共催)
ICD, CPM
(共催)
CPSY, RECONF
(併催) [詳細]
2008-11-19
10:50
福岡 北九州学術研究都市 タイミング制御による性能を考慮した耐遅延変動データパス合成
井上恵介金子峰雄岩垣 剛北陸先端大VLD2008-85 DC2008-53
回路のホールド・タイミング条件を保証する手法としてレジスタへの書き込み制御信号の到着に相対的な時間順序関係を規定するBa... [more] VLD2008-85 DC2008-53
pp.151-156
VLD 2008-09-29
16:15
石川 金沢商工会議所会館 レジスタクラスタリングによる耐遅延変動データパス合成
井上恵介金子峰雄岩垣 剛北陸先端大VLD2008-51
遅延変動に耐性を有するデータパスのクラスとして構造的遅延変動耐性が提案されている.このクラスに基づくレジスタ割り当ては,... [more] VLD2008-51
pp.25-30
VLD, ICD
(共催)
2008-03-05
14:15
沖縄 沖縄県男女共同参画センター データパス合成における最小遅延補正演算器数の最小化手法
井上恵介金子峰雄岩垣 剛北陸先端大VLD2007-140 ICD2007-163
半導体プロセスの微細化に伴い,製造時に生じる物理的パラメータの変動や動作時の変動に起因する遅延ばらつきの問題が深刻化して... [more] VLD2007-140 ICD2007-163
pp.19-24
VLD, DC, IPSJ-SLDM
(共催)
CPSY, RECONF, IPSJ-ARC
(併催) [詳細]
2007-11-22
10:55
福岡 北九州国際会議場 データパス合成における最小遅延補正問題の計算複雑度とアルゴリズム
井上恵介金子峰雄岩垣 剛北陸先端大VLD2007-93 DC2007-48
半導体プロセスの微細化に伴い,
寄生素子の影響増大,電圧の微弱化が進み,雑音や遅延ばらつきの問題が顕在化してきている.... [more]
VLD2007-93 DC2007-48
pp.25-30
CAS, SIP, VLD
(共催)
2007-06-22
13:20
北海道 北海道東海大学 札幌キャンパス マルチメディアホール 並列プレフィックス加算器を用いた算術演算モジュールの自動生成
渡邉裕樹本間尚文青木孝文東北大)・樋口龍雄東北工大CAS2007-27 VLD2007-43 SIP2007-57
本稿では,並列プレフィックス加算器を用いた演算器モジュールジェネレータについて述べる.提案するシステムは,演算器内部の並... [more] CAS2007-27 VLD2007-43 SIP2007-57
pp.49-54
CAS 2006-01-13
13:40
宮崎 宮崎大学
大橋功治金子峰雄北陸先端大
本稿では,2線2相方式非同期式データパス合成におけるレジスタ共有モデルについて検討する.
レジスタを積極的に共有するた... [more]
CAS2005-93
pp.37-42
CAS 2005-01-21
13:00
石川 金沢大学 非同期式データパス合成における統計的スケジュール長の解析手法
大橋功治金子峰雄北陸先端大
本稿では,非同期式データパス合成におけるスケジュールとデータパスを評価するための統計的遅延解析手法を提案する.
特に,... [more]
CAS2004-72
pp.1-6
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