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| 講演抄録／キーワード | ||
| 講演名 | 2005-12-01 14:20 Prefix graph における遅延時間の見積もり手法について ○松永多苗子（福岡知的クラスター研）・松永裕介（九大） エレソ技報アーカイブへのリンク：  ICD2005-164 |
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| 抄録 | （和） | Prefix graph は、高速な加算器として知られている parallel prefix adderの構成を表現したもので、parallel prefix adder の特徴を比較するのに用いられる。本稿では、効果的な parallel prefix adder合成手法を探るための実験、および、結果の解析・考察を行う。まず、prefix graph 上で定義した評価指標に基づいて加算器の概略構造を決め、それを出発点として論理合成をおこなうフローを仮定した上で、prefix graph 上での評価指標と、実際に合成後に得られた回路の遅延時間の相関関係を評価した。その結果、高速化のためには論理合成における強力な最適化が有効であるが、それによりprefix graph 上の指標との相関関係が非常に低くなることがわかった。相関が低くなる原因や、より効果的な合成を行なうためのフローについて考察する。 |
| （英） | Prefix graph is an abstract representation of a parallel prefix adder and used to compare characteristics of various types of parallel prefix adders. In this paper, several experiments have been done to study factors for effective synthesis of parallel prefix adders. Assume that our flow of adder synthesis consists of two phases, generation of seed circuits based on guidelines defined on prefix graphs, and logic synthesis to get delay optimized circuits. Then several experiments have been done to evaluate qualities of estimation. Experimental results show that powerful optimization is necessary for delay optimization, but it makes correlation between estimation on prefix graphs and maximum delay on synthesized circuits very low. Issues and better flow to synthesize faster adders are discussed. | |
| キーワード | （和） | 演算器合成 / parallel prefix adder / 論理合成 / 遅延最適化 / / / / |
| （英） | arithmetic synthesis / parallel prefix adder / logic synthesis / delay optimization / / / / | |
| 文献情報 | 信学技報, vol. 105, pp. 49-54, 2005年11月. | |
| 資料番号 | ||
| 発行日 | 2005-11-24 (VLD, ICD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | エレソ技報アーカイブへのリンク：ICD2005-164 |
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| 研究会情報 | |
| 研究会 | VLD ICD DC IPSJ-SLDM |
| 開催期間 | 2005-11-30 - 2005-12-02 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | VLSI の設計/検証/テストおよび一般(デザインガイア) |
| テーマ（英） | Design/Verification/Test of VLSI systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | IPSJ-SLDM |
| 会議コード | 2005-11-VLD-ICD-DC-IPSJ-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | Prefix graph における遅延時間の見積もり手法について |
| サブタイトル（和） | |
| タイトル（英） | Consideration on Delay Estimation Methods for Prefix Graphs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 演算器合成 / arithmetic synthesis |
| キーワード(2)（和/英） | parallel prefix adder / parallel prefix adder |
| キーワード(3)（和/英） | 論理合成 / logic synthesis |
| キーワード(4)（和/英） | 遅延最適化 / delay optimization |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 松永 多苗子 / Taeko Matsunaga / マツナガ タエコ |
| 第1著者 所属（和/英） | 福岡知的クラスター研究所 (略称： 福岡知的クラスター研) FLEETS (略称： FLEETS) |
| 第2著者 氏名（和/英/ヨミ） | 松永 裕介 / Yusuke Matsunaga / マツナガ ユウスケ |
| 第2著者 所属（和/英） | 九州大学 (略称： 九大) Kyushu University (略称： Kyushu Univ.) |
| 第3著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2005-12-01 14:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | IPSJ-SLDM |
| 資料番号 | VLD2005-69, ICD2005-164, DC2005-46 |
| 巻番号（vol） | vol.105 |
| 号番号（no） | no.442(VLD), no.445(ICD), no.448(DC) |
| ページ範囲 | pp.49-54 |
| ページ数 | 6 |
| 発行日 | 2005-11-24 (VLD, ICD, DC) |
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