| 講演抄録／キーワード |
| 講演名 |
2006-01-13 10:50
位相補間によるPLLの特性改善 ～ 位相補間回路の最適化 ～
○井上 学・小林史典・渡邊 実（九工大） |
| 抄録 |
（和） |
一般にPLL(Phase Locked Loop)は，入/出力信号の位相を立上りのタイミングで比較する．これに対し，本研究では，内部の高速クロックで駆動するカウンタにより
入力信号の位相を補間・推定して1周期に何度も位相を比較することのできるPLLを開発し，ジッタ低減および応答性改善に有効であることを確認した．
さらに、位相の補間・推定法とその回路構成を見直し，1周期中の位相の比較回数を増やした場合にも回路規模や動作周波数の悪化を抑えることに成功した． |
| （英） |
Normal PLL (Phase Locked Loop) compares phases of reference and input at the time of their positive transition. We propose a new PLL using phase interpolation based on a counter with a high-frequency internal clock. The PLL can compare phases more than once a cycle of reference and input, thus reducing jitter and improving resonsiveness.
Also we optimize implementation of phase interpolation, to improve circuit size and maximum operating frequency, even if the circuit compares phases many time a cycle. |
| キーワード |
（和） |
ディジタル・オーディオ / FPGA / / / / / / |
| （英） |
digital audio / FPGA / / / / / / |
| 文献情報 |
信学技報, vol. 105, no. 504, CAS2005-89, pp. 13-17, 2006年1月. |
| 資料番号 |
CAS2005-89 |
| 発行日 |
2006-01-06 (CAS) |
| ISSN |
Print edition: ISSN 0913-5685 |
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