講演抄録/キーワード |
講演名 |
2006-06-08 15:00
タイミング違反を利用するマイクロアーキテクチャの演算器における遅延を考慮した評価 国武勇次・千代延昭宏・田中康一郎(九工大)・○佐藤寿倫(九大) エレソ技報アーカイブへのリンク:ICD2006-47 |
抄録 |
(和) |
回路のクリティカルパスが常には活性化されないことに着目し,積極的にタイミング違反を利用してプロセッサの高速化や省電力化を図る方式を,われわれは検討してきた.残念ながら,これまで行ってきた評価は十分であるとは言えない.プロセッサ全体を評価する際には,回路遅延を配慮できていなかった.一方,回路遅延に配慮する場合には,演算器のみの評価に過ぎなかった.本稿では,演算器における遅延に配慮してプロセッサ全体を評価した結果について述べる. |
(英) |
We have investigated a technique for microprocessors, which achieves both high performance and low power. Based on the observation that critical paths in a circuit are not always active, we aggressively exploit timing violations in the circuit, which do not actually occur. We call the technique Constructive Timing Violation (CTV). Unfortunately, until now, we have evaluated the CTV without considering circuit delay. This paper presents evaluation results of a microprocessor utilizing the CTV, with considering circuit delay in adders. |
キーワード |
(和) |
性能ばらつき / 回路遅延 / シミュレーション / 典型値指向設計手法 / / / / |
(英) |
performance variations / circuit delay / simulations / typical-case design methodologies / / / / |
文献情報 |
信学技報, vol. 106, pp. 43-48, 2006年6月. |
資料番号 |
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発行日 |
2006-06-01 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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