| 講演抄録／キーワード |
| 講演名 |
2006-06-22 13:30
HW/SW協調合成におけるアプリケーションプロセッサの面積/遅延見積もり手法
○山崎大輔・小原俊逸・戸川 望・柳澤政生・大附辰夫（早大） |
| 抄録 |
（和） |
本稿では，パイプライン段数と制御構造の変化に対応したアプリケーションプロセッサの面積/遅延の見積もり手法を提案する．プロセッサのHW/SW 協調合成では，対象とするアプリケーションに最適な構成を決定し，プロセッサのハードウェア部分とソフトウェア部分を同時に設計する．最適な構成の探索において，ある時点での構成に対して逐一論理合成を行い最適な構成の判定を行うと探索に多大な時間を要してしまうため，探索の評価指標として面積/遅延の見積もり値を用い，論理合成することなく高速な探索を行う必要がある．また，アーキテクチャ探索に使用する見積もり値と論理合成値との誤差が大きいと解の探索において適切な解が得られない可能性があるため精度の高い見積もりを行うことが重要となる．提案手法ではプロセッサコアを部分機能ごとに分けてパラメータ化し，論理合成した結果の解析を行って見積もり式を導出する．導出した見積もり式によるプロセッサコアの面積値と論理合成値の相対誤差は平均1.13[%]，遅延時間の誤差は平均で0.14[ns] となった． |
| （英） |
This paper proposes an area/delay estimation method with configurable pipeline stages and controller structure.In HW/SW cosynthesis, we optimize processor architecture for a target application, and design a hardware part and a software part at the same time.In order to obtain an optimal architecture processor in a short time, we require a fast area/delay estimation method without logic synthesis in an architecture exploration phase.It is important to estimate them accurately because a large range of errors may lead an inadequate solution. In the proposal method, we partition the processor core into several functional parts and parameterize them, and obtain an estimation equation by analyzing the results of logic synthesis.We show the effectiveness of the proposal technique by verifying the area/delay values obtained from the equation estimation and the logic synthesis value of the processor core. Relative error of them is 1.13[%] on the average.Errors of delays is 0.14[ns] on the average. |
| キーワード |
（和） |
面積/遅延見積もり / ハードウェア／ソフトウェア協調合成 / アプリケーションプロセッサ / / / / / |
| （英） |
area/delay estimation / hardware/software cosynthesis / application processor / / / / / |
| 文献情報 |
信学技報, vol. 106, no. 113, VLD2006-14, pp. 1-6, 2006年6月. |
| 資料番号 |
VLD2006-14 |
| 発行日 |
2006-06-15 (CAS, VLD, SIP) |
| ISSN |
Print edition: ISSN 0913-5685 |
| PDFダウンロード |
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| 研究会情報 |
| 研究会 |
SIP CAS VLD |
| 開催期間 |
2006-06-22 - 2006-06-23 |
| 開催地（和） |
北見工業大学 |
| 開催地（英） |
Kitami Institute of Technology |
| テーマ（和） |
信号処理、ＬＳＩ、及び一般 |
| テーマ（英） |
Signal Processing, LSI, etc |
| 講演論文情報の詳細 |
| 申込み研究会 |
VLD |
| 会議コード |
2006-06-SIP-CAS-VLD |
| 本文の言語 |
日本語 |
| タイトル（和） |
HW/SW協調合成におけるアプリケーションプロセッサの面積/遅延見積もり手法 |
| サブタイトル（和） |
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| タイトル（英） |
Area/delay Estimation for Application Processor |
| サブタイトル（英） |
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| キーワード(1)（和/英） |
面積/遅延見積もり / area/delay estimation |
| キーワード(2)（和/英） |
ハードウェア／ソフトウェア協調合成 / hardware/software cosynthesis |
| キーワード(3)（和/英） |
アプリケーションプロセッサ / application processor |
| キーワード(4)（和/英） |
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| キーワード(5)（和/英） |
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| キーワード(6)（和/英） |
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| キーワード(7)（和/英） |
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| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
山崎 大輔 / Daisuke Yamazaki / ヤマザキ ダイスケ |
| 第1著者 所属（和/英） |
早稲田大学 (略称： 早大)
Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） |
小原 俊逸 / Shunitsu Kohara / コハラ シュンイツ |
| 第2著者 所属（和/英） |
早稲田大学 (略称： 早大)
Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） |
戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第3著者 所属（和/英） |
早稲田大学 (略称： 早大)
Waseda University (略称： Waseda Univ.) |
| 第4著者 氏名（和/英/ヨミ） |
柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第4著者 所属（和/英） |
早稲田大学 (略称： 早大)
Waseda University (略称： Waseda Univ.) |
| 第5著者 氏名（和/英/ヨミ） |
大附 辰夫 / Tatsuo Ohtsuki / オオツキ タツオ |
| 第5著者 所属（和/英） |
早稲田大学 (略称： 早大)
Waseda University (略称： Waseda Univ.) |
| 第6著者 氏名（和/英/ヨミ） |
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| 講演者 |
第1著者 |
| 発表日時 |
2006-06-22 13:30:00 |
| 発表時間 |
25分 |
| 申込先研究会 |
VLD |
| 資料番号 |
CAS2006-1, VLD2006-14, SIP2006-24 |
| 巻番号（vol） |
vol.106 |
| 号番号（no） |
no.111(CAS), no.113(VLD), no.115(SIP) |
| ページ範囲 |
pp.1-6 |
| ページ数 |
6 |
| 発行日 |
2006-06-15 (CAS, VLD, SIP) |