| 講演抄録／キーワード |
| 講演名 |
2006-08-17 17:00
低消費電力・高速90nm-CMOSクロックドライバ
○萩原洋介・永山 卓・小林伸彰・榎本忠儀（中大） |
| 抄録 |
（和） |
クロックドライバとレジスタアレイの縦続接続で構成される90-nm CMOSクロックネットワークの消費電力 (PT) と信号遅延時間 (tT) を最小化する方法を提案する。分木数がx (x=1～X)、インバータ段数がp (p=1～P)、ファンアウト数がyP (=xP-1)、総インバータ数がY (=Σxp-1) のクロックドライバでは、ypに関係なく、PTはxが3から9までの幅広い範囲で最小、tTはxが3および4で最小、となった。一方、プレ回路段 (インバータ1個で構成)、クロック信号を生成するバッファ段1{インバータm個で構成 (m = 1～M)}、相補のクロック信号を生成するバッファ段2 (インバータm個で構成)、M個のフリップフロップ (FF) から構成されるレジスタアレイでは、PT、tTが同時に最小となるmが存在する。このmの値は、Mが40の場合、8～10であった。41K個のFFを駆動するクロックネットワークの最小PT、tTはxが4、mが8の時に得られ、xが2、mが1と比べ、それぞれ約55%、40%に削減された。 |
| （英） |
The power dissipation (PT) and delay time (tT) of CMOS clock network, that consisted of a clock driver and register circuit, was minimized. The CMOS clock driver, whose fan-outs was given by xp-1 where x is number of parallel inverter at pth stage, was examined using a 90-nm CMOS technology. The minimum PT and tT were obtained at x ranges of 3 to 9, and at x of 3 and 4, respectively. The CMOS register was also designed using the 90-nm CMOS technology and consisted of a single inverter pre-driver stage, two m-parallel inverter driver stages (m=1～40) and register array stage consisting of 40 flip flops (FFs). A single inverter in the driver stage drives 40/m FFs. The minimum PT and tT were simultaneously obtained at m of 8 to 10. Measured results agreed well with these SPICE simulated results. The PT, tT of the CMOS clock networks with 41K FFs were reduced to 55%, 40% that of the conventional clock networks, respectively. |
| キーワード |
（和） |
クロックドライバ / レジスタアレイ / CMOS / 動作時消費電力 / 遅延時間 / / / |
| （英） |
clock driver / register / CMOS / active power / delay-time / / / |
| 文献情報 |
信学技報, vol. 106, no. 207, ICD2006-94, pp. 87-92, 2006年8月. |
| 資料番号 |
ICD2006-94 |
| 発行日 |
2006-08-10 (SDM, ICD) |
| ISSN |
Print edition: ISSN 0913-5685 |
| PDFダウンロード |
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| 研究会情報 |
| 研究会 |
ICD SDM |
| 開催期間 |
2006-08-17 - 2006-08-18 |
| 開催地（和） |
北海道大学 |
| 開催地（英） |
Hokkaido University |
| テーマ（和） |
VLSI回路、デバイス技術（高速、低電圧、低消費電力） <オーガナイザ：平本 俊郎（東京大学）> |
| テーマ（英） |
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| 講演論文情報の詳細 |
| 申込み研究会 |
ICD |
| 会議コード |
2006-08-ICD-SDM |
| 本文の言語 |
日本語 |
| タイトル（和） |
低消費電力・高速90nm-CMOSクロックドライバ |
| サブタイトル（和） |
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| タイトル（英） |
Low Dynamic Power and High Speed 90-nm CMOS Clock Driver |
| サブタイトル（英） |
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| キーワード(1)（和/英） |
クロックドライバ / clock driver |
| キーワード(2)（和/英） |
レジスタアレイ / register |
| キーワード(3)（和/英） |
CMOS / CMOS |
| キーワード(4)（和/英） |
動作時消費電力 / active power |
| キーワード(5)（和/英） |
遅延時間 / delay-time |
| キーワード(6)（和/英） |
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| キーワード(7)（和/英） |
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| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
萩原 洋介 / Yousuke Hagiwara / |
| 第1著者 所属（和/英） |
中央大学 (略称： 中大)
Chuo University (略称： Chuo Uni.) |
| 第2著者 氏名（和/英/ヨミ） |
永山 卓 / Suguru Nagayama / |
| 第2著者 所属（和/英） |
中央大学 (略称： 中大)
Chuo University (略称： Chuo Uni.) |
| 第3著者 氏名（和/英/ヨミ） |
小林 伸彰 / Nobuaki Kobayashi / |
| 第3著者 所属（和/英） |
中央大学 (略称： 中大)
Chuo University (略称： Chuo Uni.) |
| 第4著者 氏名（和/英/ヨミ） |
榎本 忠儀 / Tadayoshi Enomoto / |
| 第4著者 所属（和/英） |
中央大学 (略称： 中大)
Chuo University (略称： Chuo Uni.) |
| 第5著者 氏名（和/英/ヨミ） |
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| 講演者 |
第1著者 |
| 発表日時 |
2006-08-17 17:00:00 |
| 発表時間 |
25分 |
| 申込先研究会 |
ICD |
| 資料番号 |
SDM2006-140, ICD2006-94 |
| 巻番号（vol） |
vol.106 |
| 号番号（no） |
no.206(SDM), no.207(ICD) |
| ページ範囲 |
pp.87-92 |
| ページ数 |
6 |
| 発行日 |
2006-08-10 (SDM, ICD) |
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