| 講演抄録／キーワード |
| 講演名 |
2006-09-14 14:45
SRAMブロックを用いた論理回路のー構成手法
佐藤正幸・若松弘樹（ジェネシス・テクノロジー） |
| 抄録 |
（和） |
FPGAを使い構造可変なテスタを基板上に構成した低消費電力基板型構造可変テスタが開発されている．このFPGAをSoCに実装してテスト回路を再構成することは技術的に可能でもある．ここでは，我々は，別の方法として，SoC内に再構成可能な論理回路を構成することを目標として， SRAMブロックを用いた再構成可能なデバイスを検討した．その結果，SRAMブロックの交互配置を提案し，そのSRAM容量の削減を検討をした．さらに，マルチ・ポートSRAMによるリコンフィギャラブル・デバイスを提案した．その実験として演算回路を搭載して演算に必要なSRAMの容量を検討をした． |
| （英） |
A low power on-board reconfigurable tester have been developed by using an FPGA. It is technically possible to configure test circuits on a chip by using FPGAs. In this study, we try to design reconfigurable logic circuits by using SRAMs. Firstly, we propose an alternating arrangement of SRAM blocks. Secondly, we propose a reconfigarable device with multi-port SRAMs. And then, we designed arithmetic circuits for experiments and we reduced SRAM block capacities. |
| キーワード |
（和） |
リコンフィギャラブル / 再構成 / テスト / ATE / SoC / 演算回路 / / |
| （英） |
reconfigurable / reconfigurablablity / Test / ATE / SoC / arithmetic circuit / / |
| 文献情報 |
信学技報, vol. 106, no. 246, RECONF2006-23, pp. 17-22, 2006年9月. |
| 資料番号 |
RECONF2006-23 |
| 発行日 |
2006-09-07 (RECONF) |
| ISSN |
Print edition: ISSN 0913-5685 |
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