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| 講演抄録／キーワード | ||
| 講演名 | 2007-04-20 13:45 遅延故障テスト容易化耐ソフトエラーラッチの設計 ○池田卓史・難波一輝・伊藤秀男（千葉大）  CPSY2007-1 DC2007-1 |
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| 抄録 | （和） | 近年，LSIの微細化，高集積化に伴い，回路の臨界電荷量が減少し，また，動作周波数が増加している．臨界電荷量の低下はソフトエラー発生率を増加させ，動作周波数の増加は許容できる伝搬遅延時間のバラツキを小さくする．そのため，今後耐ソフトエラー設計，遅延故障テストは必要不可欠となる． 本論文では，既存の耐ソフトエラー設計にトランジスタを追加し，これをマスタスレーブフリップフロップのスレーブラッチに用いることで，耐ソフトエラー性を維持しつつ，エンハンスドスキャンベースの遅延故障テストを可能とするアーキテクチャを提案している．この手法は任意の２パターンテストが実行可能であり，かつ耐ソフトエラー性を持ち，従来の耐ソフトエラーラッチでは検出が不可能な一部の永久故障についても検出が可能となる．なお，このラッチは既存の耐ソフトエラーラッチと比較して，最大33.3%の面積オーバヘッド，40.1%の遅延が生じる． |
| （英） | In recent high-density, high-speed and low-power VLSIs, soft errors and delay faults frequently occur. Therefore, soft error hardened design and delay fault testing are essential. This paper proposes a latch scheme which has soft error tolerant capability and allows enhanced scan based delay fault testing. The proposed latch is constructed by added some extra transistors which make enhanced scan based delay fault testing possible into an existing soft error hardened latch. The proposed scheme allows not only arbitrary two-pattern testing but also detecting some stuck-at faults which is not detectable without the extra transistors. The area and time overhead of the proposed latch is up to 33.3% and 40.1% larger than those of the existing soft error hardened latch respectively. | |
| キーワード | （和） | ソフトエラー / 遅延故障 / エンハンスドスキャン / / / / / |
| （英） | Soft Error / Delay Fault / Enhanced Scan / / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 17, DC2007-1, pp. 1-6, 2007年4月. | |
| 資料番号 | DC2007-1 | |
| 発行日 | 2007-04-13 (CPSY, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2007-1 DC2007-1 |
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| 研究会情報 | |
| 研究会 | CPSY DC |
| 開催期間 | 2007-04-20 - 2007-04-20 |
| 開催地（和） | 産総研臨海副都心センター |
| 開催地（英） | |
| テーマ（和） | ディペンダブルコンピュータシステムとセキュリティ技術（および一般） |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2007-04-CPSY-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 遅延故障テスト容易化耐ソフトエラーラッチの設計 |
| サブタイトル（和） | |
| タイトル（英） | Soft Error Hardend Latch Scheme for Enhanced Scan Based Delay Fault Testing |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ソフトエラー / Soft Error |
| キーワード(2)（和/英） | 遅延故障 / Delay Fault |
| キーワード(3)（和/英） | エンハンスドスキャン / Enhanced Scan |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 池田 卓史 / Takashi Ikeda / イケダ タカシ |
| 第1著者 所属（和/英） | 千葉大学 (略称： 千葉大) Chiba University (略称： Chiba Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 難波 一輝 / Kazuteru Namba / ナンバ カズテル |
| 第2著者 所属（和/英） | 千葉大学 (略称： 千葉大) Chiba University (略称： Chiba Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 伊藤 秀男 / Hideo Ito / イトウ ヒデオ |
| 第3著者 所属（和/英） | 千葉大学 (略称： 千葉大) Chiba University (略称： Chiba Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-04-20 13:45:00 |
| 発表時間 | 30分 |
| 申込先研究会 | DC |
| 資料番号 | CPSY2007-1, DC2007-1 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.16(CPSY), no.17(DC) |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2007-04-13 (CPSY, DC) |
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