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| 講演抄録／キーワード | ||
| 講演名 | 2007-05-17 16:50 スモールワールドネットワーク化配線構造の詳細遅延評価 ○西岡勇蔵（熊本大）・月足 彌（ルネサステクノロジ）・飯田全広・末吉敏則（熊本大）  RECONF2007-8 |
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| 抄録 | （和） | FPGA（Field Programmable Gate Array）製造プロセスの微細化が急速に進んでいる．しかし，ディープサブミクロンプロセスでは，FPGA内に大量に用意されている配線の遅延が増加する．そのため，配線遅延が総遅延の大半を占めるという問題が発生している．この問題を解決するため，我々はスモールワールドネットワークというグラフ理論をFPGA配線構造に適用した新しい配線構造を提案している．この提案配線構造は，従来の配線構造に対して，ショートカットの役割を果たす配線をランダムに少量追加することで，配線遅延の削減を行う．本論文では，配置配線ツールであるVPR（Versatile Place and Route）を提案配線構造に対応させたツールを用いて，提案配線構造の評価を行う．その結果，実際のクリティカルパス遅延と予測した値が大きく異なる回路に対して，提案配線構造はクリティカルパス遅延を削減し，非常に高い改善率を示した． |
| （英） | The logic density of FPGA has improved rapidly. In deep sub-micron process, the wire delay increases because of the augmentation of wire resistance and capacitance. FPGA device has a lot of the wire to make matter worse. For these reasons, the wire delay accounts for a large share of entire delay. In order to solve it, we propose a new routing structure which apply the Small-World Network to FPGA routing structure. It reduces the wire delay by adding a few random wires to regular routing structure. In this paper, we evaluate our routing structure with modified VPR corresponding to our routing structure. As a result, our routing structure greatly reduced the critical path delay for some circuits that the gap between the actual critical path delay and estimated one becomes big. | |
| キーワード | （和） | FPGA / 配線遅延 / 配線構造 / スモールワールドネットワーク / / / / |
| （英） | FPGA / Wire delay / Routing Structure / Small-World Network / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 41, RECONF2007-8, pp. 43-48, 2007年5月. | |
| 資料番号 | RECONF2007-8 | |
| 発行日 | 2007-05-10 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2007-8 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2007-05-17 - 2007-05-18 |
| 開催地（和） | 金沢市文化ホール |
| 開催地（英） | Kanazawa Bunka Hall |
| テーマ（和） | リコンフィギャラブルシステム，一般 |
| テーマ（英） | Reconfigurable Systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2007-05-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | スモールワールドネットワーク化配線構造の詳細遅延評価 |
| サブタイトル（和） | |
| タイトル（英） | Detailed Evaluation of Delay for the Small-World Network Routing Structure |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 配線遅延 / Wire delay |
| キーワード(3)（和/英） | 配線構造 / Routing Structure |
| キーワード(4)（和/英） | スモールワールドネットワーク / Small-World Network |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 西岡 勇蔵 / Yuzo Nishioka / ニシオカ ユウゾウ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 月足 彌 / Hisashi Tsukiashi / ツキアシ ヒサシ |
| 第2著者 所属（和/英） | ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology (略称： Renesas Technology) |
| 第3著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-05-17 16:50:00 |
| 発表時間 | 30分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2007-8 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.41 |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2007-05-10 (RECONF) |
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