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| 講演抄録／キーワード | ||
| 講演名 | 2007-06-22 13:20 並列プレフィックス加算器を用いた算術演算モジュールの自動生成 ○渡邉裕樹・本間尚文・青木孝文（東北大）・樋口龍雄（東北工大）  CAS2007-27 VLD2007-43 SIP2007-57 |
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| 抄録 | （和） | 本稿では，並列プレフィックス加算器を用いた演算器モジュールジェネレータについて述べる．提案するシステムは，演算器内部の並列プレフィックス加算器をその入力信号の遅延情報を用いて高速化することができる．演算器モジュールジェネレータはまず，設計仕様に従って演算器を生成し，演算器内部の信号遅延を測定する．次に，測定結果を用いて並列プレフィックス加算器を再構築する．本稿では，高速化された並列プレフィックス加算器を用いることで乗算器，定係数乗算器，積和演算器の性能を向上できることを示す． |
| （英） | This paper presents an arithmetic module generator using parallel prefix adders. In the proposed system, parallel prefix adders in a generated module can be optimized using the signal arrival profile of input signals. The proposed generator first generates an arithmetic module according to the design specification, and then evaluates the performance of the generated module in terms of the internal signal delay. Using the evaluation result, the system re-generates the parallel prefix adder block so as to optimize the circuit delay. In this paper, we demonstrate that we can improve the total performance of multipliers, constant-coefficient multipliers and multiply-accumulators using the re-generated prefix adders. | |
| キーワード | （和） | データパス / 算術アルゴリズム / 並列プレフィックス加算器 / モジュールジェネレータ / / / / |
| （英） | datapath / arithmetic algorithm / parallel prefix adder / module generator / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 103, VLD2007-43, pp. 49-54, 2007年6月. | |
| 資料番号 | VLD2007-43 | |
| 発行日 | 2007-06-15 (CAS, VLD, SIP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2007-27 VLD2007-43 SIP2007-57 |
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| 研究会情報 | |
| 研究会 | CAS SIP VLD |
| 開催期間 | 2007-06-21 - 2007-06-22 |
| 開催地（和） | 北海道東海大学 札幌キャンパス マルチメディアホール |
| 開催地（英） | Hokkaido Tokai Univ. （Sapporo) |
| テーマ（和） | 信号処理、ＬＳＩ、及び一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2007-06-CAS-SIP-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 並列プレフィックス加算器を用いた算術演算モジュールの自動生成 |
| サブタイトル（和） | |
| タイトル（英） | Arithmetic Module Generation Using Optimized Parallel Prefix Adders |
| サブタイトル（英） | |
| キーワード(1)（和/英） | データパス / datapath |
| キーワード(2)（和/英） | 算術アルゴリズム / arithmetic algorithm |
| キーワード(3)（和/英） | 並列プレフィックス加算器 / parallel prefix adder |
| キーワード(4)（和/英） | モジュールジェネレータ / module generator |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 渡邉 裕樹 / Yuki Watanabe / ワタナベ ユウキ |
| 第1著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 本間 尚文 / Naofumi Homma / ホンマ ナオフミ |
| 第2著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 青木 孝文 / Takafumi Aoki / アオキ タカフミ |
| 第3著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 樋口 龍雄 / Tatsuo Higuchi / ヒグチ タツオ |
| 第4著者 所属（和/英） | 東北工業大学 (略称： 東北工大) Tohoku Institute of Technology (略称： Totech) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-06-22 13:20:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | CAS2007-27, VLD2007-43, SIP2007-57 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.101(CAS), no.103(VLD), no.105(SIP) |
| ページ範囲 | pp.49-54 |
| ページ数 | 6 |
| 発行日 | 2007-06-15 (CAS, VLD, SIP) |
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