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| 講演抄録／キーワード | ||
| 講演名 | 2007-08-23 08:30 9つのCPUと2つのマトリクスプロセッサを搭載したマルチコアSoCの開発 ○中島雅美・石見幸一・藤原隼人・石田一哉・奥村直人・桝井規雄・近藤弘郁（ルネサステクノロジ）  SDM2007-141 ICD2007-69 |
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| 抄録 | （和） | 認識，推論，計測，制御などのアプリケーションのためのマルチコアSoCを開発した．本SoCで採用した9つのCPUと2つのマトリクスプロセッサで構成されるコンフィギャラブル・ヘテロジニアス・アーキテクチャにより，3次元計測において45%の消費電力の削減が可能である．マトリクスプロセッサは，2リード-1ライトとバックグラウンドI/Oが可能な性能重視のマルチバンク構成を採用している．また，多くのアプリケーションやプロセステクノロジに対応可能なディレイ・マネジメント・ネットワークの採用により，CPUは周波数1GHzでの動作を達成した． |
| （英） | A multi-core SoC for multi-application (recognition, inference, measurement, control, and security) is developed. The configurable heterogeneous architecture with 9 CPUs and 2 Matrix processors reduced 45% power consumption. The performance-oriented multi-bank Matrix processor with 2-read-1-write calculation and background I/O operation is adopted. The 1GHz CPU is realized by the delay management network applied for any kinds of applications and process technologies. | |
| キーワード | （和） | マルチコアSoC / コンフィギャラブル・ヘテロジニアス・アーキテクチャ / マトリクスプロセッサ / ディレイ・マネジメント・ネットワーク / / / / |
| （英） | Multi-core SoC / Configurable Heterogeneous Architecture / Matrix Processor / Delay Management Network / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 195, ICD2007-69, pp. 1-4, 2007年8月. | |
| 資料番号 | ICD2007-69 | |
| 発行日 | 2007-08-16 (SDM, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SDM2007-141 ICD2007-69 |
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| 研究会情報 | |
| 研究会 | ICD SDM |
| 開催期間 | 2007-08-23 - 2007-08-24 |
| 開催地（和） | 北見工業大学 |
| 開催地（英） | Kitami Institute of Technology |
| テーマ（和） | VLSI回路、デバイス技術（高速、低電圧、低消費電力）<オーガナイザ：榎本忠儀(中央大学)> |
| テーマ（英） | VLSI Circuit and Device Technologies (High Speed, Low Voltage, and Low Power Consumption) |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2007-08-ICD-SDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 9つのCPUと2つのマトリクスプロセッサを搭載したマルチコアSoCの開発 |
| サブタイトル（和） | |
| タイトル（英） | Development of a Multi-Core SoC with 9 CPUs and 2 Matrix Processors |
| サブタイトル（英） | |
| キーワード(1)（和/英） | マルチコアSoC / Multi-core SoC |
| キーワード(2)（和/英） | コンフィギャラブル・ヘテロジニアス・アーキテクチャ / Configurable Heterogeneous Architecture |
| キーワード(3)（和/英） | マトリクスプロセッサ / Matrix Processor |
| キーワード(4)（和/英） | ディレイ・マネジメント・ネットワーク / Delay Management Network |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中島 雅美 / Masami Nakajima / ナカジマ マサミ |
| 第1著者 所属（和/英） | 株式会社ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas) |
| 第2著者 氏名（和/英/ヨミ） | 石見 幸一 / Koichi Ishimi / イシミ コウイチ |
| 第2著者 所属（和/英） | 株式会社ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas) |
| 第3著者 氏名（和/英/ヨミ） | 藤原 隼人 / Hayato Fujiwara / フジワラ ハヤト |
| 第3著者 所属（和/英） | 株式会社ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas) |
| 第4著者 氏名（和/英/ヨミ） | 石田 一哉 / Kazuya Ishida / イシダ カズヤ |
| 第4著者 所属（和/英） | 株式会社ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas) |
| 第5著者 氏名（和/英/ヨミ） | 奥村 直人 / Naoto Okumura / オクムラ ナオト |
| 第5著者 所属（和/英） | 株式会社ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas) |
| 第6著者 氏名（和/英/ヨミ） | 桝井 規雄 / Norio Masui / マスイ ノリオ |
| 第6著者 所属（和/英） | 株式会社ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas) |
| 第7著者 氏名（和/英/ヨミ） | 近藤 弘郁 / Hiroyuki Kondo / コンドウ ヒロユキ |
| 第7著者 所属（和/英） | 株式会社ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp. (略称： Renesas) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-08-23 08:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | SDM2007-141, ICD2007-69 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.194(SDM), no.195(ICD) |
| ページ範囲 | pp.1-4 |
| ページ数 | 4 |
| 発行日 | 2007-08-16 (SDM, ICD) |
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