| 講演抄録／キーワード |
| 講演名 |
2007-11-20 15:35
製造後にタイミング補正可能なオンチップバスアーキテクチャ
○山口聖貴・室山真徳・石原 亨・安浦寛人（九大） |
| 抄録 |
（和） |
トランジスタの微細化が進むにつれて，配線に起因する遅延時間の影響が増大している．特にバス配線では複数の配線が長距離並走するため，配線間容量が大きく結果的に遅延時間が増大してしまう．また微細化が進むにつれて，製造時に生じるばらつきに起因する回路性能のばらつきが顕著になってきている．回路性能のばらつきによって，仕様どおりに動作しない回路が増加する．本稿では，バス遅延の増大や性能ばらつき等に対処すべく，製造後にタイミング補正可能なオンチップバスアーキテクチャについて述べる． |
| （英） |
As the transistor size shrinks, the horizontal coupling capacitance between adjacent wires becomes dominant for wire load. Especially for an on-chip bus, since each line of a bus runs in parallel for a long distance, inter-wire coupling capacitance is larger than other interconnects. An interconnect delay increase caused by inter-wire coupling capacitance increase. Also, as the transistor size shrinks, process variations increase. With process variations, delay variations cause the yield loss. In this paper, we propose an on-chip bus architecture for post-fabrication timing calibration. |
| キーワード |
（和） |
製造ばらつき / Deep Sub-Micron / 製造後性能補償 / CMOS / / / / |
| （英） |
Process Variation / Deep Sub-Micron / Post-Fabrication Performance Compensation / CMOS / / / / |
| 文献情報 |
信学技報, vol. 107, pp. 55-60, 2007年11月. |
| 資料番号 |
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| 発行日 |
2007-11-13 (VLD, DC) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
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