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| 講演抄録／キーワード | ||
| 講演名 | 2007-11-21 16:10 部分積加算における信号遷移回数の削減による配列型乗算器の低消費エネルギー化設計 ○川島裕崇・中村一博・高木直史・高木一義（名大）  VLD2007-87 DC2007-42 |
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| 抄録 | （和） | 本稿では，信号の遷移回数を減らすことによって配列型乗算器の消費エネルギーを削減する手法を提案する． CMOS回路では，信号が遷移する時に多くのエネルギーが消費される． 演算を行ううえで有意な信号遷移は1演算あたり高々1回であり， 2回以上の遷移は無駄なエネルギーを消費する原因となっている． 乗算器の各信号では， 信号遷移の伝搬が原因となり 1回の演算で複数の信号遷移が起こっている． そこで本研究では，演算過程において信号の値を一定期間固定することで無駄な遷移を削減する． 信号の値を固定し，不要な信号遷移の伝搬を防いだ． シミュレーション行い消費エネルギーを見積もったところ， 32ビット配列型乗算器の消費エネルギーが 約33%小さいという結果が得られた． また，演算過程における信号の固定順序を変えたところ， 消費エネルギーがさらに約20%小さいという結果が得られた． |
| （英） | We propose a method to reduce energy consumption of array multipliers by reducing the number of signal transitions. In CMOS circuits, power consumption is caused by signal transitions. The number of meaningful signal transitions for a operation is one. Signal transitions on partial product accumulator in multipliers cause many meaningless signal transitions and consume much energy. We reduce the number of meaningless signal transitions by fixing signal on operation process. Simulation results show that 32bit array multiplier using the method consumes 33% smaller energy. We also focus on the order of fixing signals to reduce the energy consumption, and the energy consumption of the multiplier is 20% smaller. |
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| キーワード | （和） | 消費エネルギー / 配列型乗算器 / 信号遷移 / / / / / |
| （英） | low energy consumption / array multiplier / signal transition / / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 335, VLD2007-87, pp. 31-36, 2007年11月. | |
| 資料番号 | VLD2007-87 | |
| 発行日 | 2007-11-14 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-87 DC2007-42 |
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| 研究会情報 | |
| 研究会 | VLD CPSY RECONF DC IPSJ-SLDM IPSJ-ARC |
| 開催期間 | 2007-11-20 - 2007-11-22 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | デザインガイア2007 ―VLSI設計の新しい大地を考える研究会― |
| テーマ（英） | Design Gaia 2007 ---A New Frontier in VLSI Design--- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2007-11-VLD-CPSY-RECONF-DC-IPSJ-SLDM-IPSJ-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 部分積加算における信号遷移回数の削減による配列型乗算器の低消費エネルギー化設計 |
| サブタイトル（和） | |
| タイトル（英） | Design of low energy array multipliers by reducing signal transitions in partial product accumulators |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 消費エネルギー / low energy consumption |
| キーワード(2)（和/英） | 配列型乗算器 / array multiplier |
| キーワード(3)（和/英） | 信号遷移 / signal transition |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 川島 裕崇 / Hirotaka Kawashima / カワシマ ヒロタカ |
| 第1著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 中村 一博 / Kazuhiro Nakamura / ナカムラ カズヨシ |
| 第2著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 高木 直史 / Naofumi Takagi / タカギ ナオフミ |
| 第3著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 高木 一義 / Kazuyoshi Takagi / タカギ カズヨシ |
| 第4著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-11-21 16:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2007-87, DC2007-42 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.335(VLD), no.338(DC) |
| ページ範囲 | pp.31-36 |
| ページ数 | 6 |
| 発行日 | 2007-11-14 (VLD, DC) |
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