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| 講演抄録／キーワード | ||
| 講演名 | 2007-11-21 14:40 Thermal-Aware Test Scheduling with Cycle-Accurate Power Profiles and Test Partitioning ○Thomas Edison Yu・Tomokazu Yoneda（NAIST）・Krishnendu Chakrabarty（Duke Univ.）・Hideo Fujiwara（NAIST）  VLD2007-84 DC2007-39 |
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| 抄録 | （和） | (まだ登録されていません) |
| （英） | Higher power densities and the non-linear spatial distribution of heat of VLSI chips put greater emphasis on chip-packaging and temperature control during test. For system-on-chips, power-based scheduling algorithms are used to optimize tests while satisfying power budgets. However, it has been shown that power-constrained test scheduling does not ensure thermal safety due to the non-uniform power distribution across the chip. In this paper, we present a test schedule optimization method for system-on-chips using cycle-accurate power profiles for thermal simulation, test partitioning, and interleaving that ensures thermal safety while still optimizing the test schedule. Our method uses a simplified thermal-cost model and bin-packing algorithm to ensure that the maximum temperatures of SoCs with fixed TAM and core assignments satisfy the temperature constraints with minimum increases in test application time. | |
| キーワード | （和） | / / / / / / / |
| （英） | SoC test / thermal constraint / wrapper design / TAM design / test scheduling / / / | |
| 文献情報 | 信学技報, vol. 107, no. 338, DC2007-39, pp. 13-18, 2007年11月. | |
| 資料番号 | DC2007-39 | |
| 発行日 | 2007-11-14 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-84 DC2007-39 |
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| 研究会情報 | |
| 研究会 | VLD CPSY RECONF DC IPSJ-SLDM IPSJ-ARC |
| 開催期間 | 2007-11-20 - 2007-11-22 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | デザインガイア2007 ―VLSI設計の新しい大地を考える研究会― |
| テーマ（英） | Design Gaia 2007 ---A New Frontier in VLSI Design--- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2007-11-VLD-CPSY-RECONF-DC-IPSJ-SLDM-IPSJ-ARC |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Thermal-Aware Test Scheduling with Cycle-Accurate Power Profiles and Test Partitioning |
| サブタイトル（英） | |
| キーワード(1)（和/英） | / SoC test |
| キーワード(2)（和/英） | / thermal constraint |
| キーワード(3)（和/英） | / wrapper design |
| キーワード(4)（和/英） | / TAM design |
| キーワード(5)（和/英） | / test scheduling |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | ユー トーマス エディソン / Thomas Edison Yu / トーマス エディソン ユー |
| 第1著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第2著者 氏名（和/英/ヨミ） | 米田 友和 / Tomokazu Yoneda / ヨネダ トモカズ |
| 第2著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第3著者 氏名（和/英/ヨミ） | チャックラバルティ クリッシュネンデゥ / Krishnendu Chakrabarty / クリッシュネンデゥ チャックラバルティ |
| 第3著者 所属（和/英） | デューク大学 (略称： デューク大) Duke University (略称： Duke Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 藤原 秀雄 / Hideo Fujiwara / フジワラ ヒデオ |
| 第4著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第5著者 氏名（和/英/ヨミ） | / / |
| 第5著者 所属（和/英） | (略称： ) (略称： ) |
| 第6著者 氏名（和/英/ヨミ） | / / |
| 第6著者 所属（和/英） | (略称： ) (略称： ) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-11-21 14:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2007-84, DC2007-39 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.335(VLD), no.338(DC) |
| ページ範囲 | pp.13-18 |
| ページ数 | 6 |
| 発行日 | 2007-11-14 (VLD, DC) |
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