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| 講演抄録／キーワード | ||
| 講演名 | 2008-01-16 15:10 ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築 ○中田光貴・白井利明・香嶋俊裕・武田清大・宇佐美公良（芝浦工大）・関 直臣・長谷川揚平・天野英晴（慶大）  VLD2007-111 CPSY2007-54 RECONF2007-57 |
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| 抄録 | （和） | ランタイムパワーゲーティング技術(Run-Time Power Gating :RTPG)を適用した回路の論理検証は，重要な課題の一つである．一般的な検証環境では，ネットリストにパワースイッチセルを含んでいるため，ゲートレベルシミュレーションを実行することが出来ない．本稿では，パワースイッチのための論理モデリングやRTPG適用回路のシミュレーション手法を提案する．さらに，提案したシミュレーション手法や新たなマクロモデリングをベースとした電力見積もり手法について述べる．RTPGを適用したALUの電力見積もり精度は，トランジスタレベルシミュレーションと比較し10%以内であった |
| （英） | When applying Run-Time Power Gating (RTPG) to a design，logic verification is one of the major problems．Gate-level simulation cannot be carried out in the conventional verification environment because logic netlist includes power switch cells．In this paper，we propose logic modeling for a power switch and simulation methodology for power-gated circuits．In addition，we present about power estimation technique based on the proposed simulation methodology and the novel macro-modeling．Evaluation at ALU with RTPG showed that the accuracy of the estimated power was within 10% against the transistor-level simulation． | |
| キーワード | （和） | MTCMOS回路 / パワーゲーティング / 低消費電力 / 検証環境 / / / / |
| （英） | MTCMOS circuits / Power Gating / Power Dissipation / Development of verification / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 414, VLD2007-111, pp. 37-42, 2008年1月. | |
| 資料番号 | VLD2007-111 | |
| 発行日 | 2008-01-09 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-111 CPSY2007-54 RECONF2007-57 |
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| 研究会情報 | |
| 研究会 | RECONF CPSY VLD IPSJ-SLDM |
| 開催期間 | 2008-01-16 - 2008-01-17 |
| 開催地（和） | 慶應義塾大学日吉キャンパス |
| 開催地（英） | Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2008-01-RECONF-CPSY-VLD-IPSJ-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築 |
| サブタイトル（和） | |
| タイトル（英） | Development of verification and power estimation methodology for circuits with Run Time Power Gating |
| サブタイトル（英） | |
| キーワード(1)（和/英） | MTCMOS回路 / MTCMOS circuits |
| キーワード(2)（和/英） | パワーゲーティング / Power Gating |
| キーワード(3)（和/英） | 低消費電力 / Power Dissipation |
| キーワード(4)（和/英） | 検証環境 / Development of verification |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中田 光貴 / Mitsutaka Nakata / ナカタ ミツタカ |
| 第1著者 所属（和/英） | 芝浦工業大学 (略称： 芝浦工大) Shibaura Institute of Technology (略称： S.I.T.) |
| 第2著者 氏名（和/英/ヨミ） | 白井 利明 / Toshiaki Shirai / シライ トシアキ |
| 第2著者 所属（和/英） | 芝浦工業大学 (略称： 芝浦工大) Shibaura Institute of Technology (略称： S.I.T.) |
| 第3著者 氏名（和/英/ヨミ） | 香嶋 俊裕 / Toshihiro Kashima / カシマ トシヒロ |
| 第3著者 所属（和/英） | 芝浦工業大学 (略称： 芝浦工大) Shibaura Institute of Technology (略称： S.I.T.) |
| 第4著者 氏名（和/英/ヨミ） | 武田 清大 / Seidai Takeda / タケダ セイダイ |
| 第4著者 所属（和/英） | 芝浦工業大学 (略称： 芝浦工大) Shibaura Institute of Technology (略称： S.I.T.) |
| 第5著者 氏名（和/英/ヨミ） | 宇佐美 公良 / Kimiyoshi Usami / ウサミ キミヨシ |
| 第5著者 所属（和/英） | 芝浦工業大学 (略称： 芝浦工大) Shibaura Institute of Technology (略称： S.I.T.) |
| 第6著者 氏名（和/英/ヨミ） | 関 直臣 / Naomi Seki / セキ ナオミ |
| 第6著者 所属（和/英） | 慶応義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第7著者 氏名（和/英/ヨミ） | 長谷川 揚平 / Yohei Hasegawa / ハセガワ ヨウヘイ |
| 第7著者 所属（和/英） | 慶応義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第8著者 氏名（和/英/ヨミ） | 天野 英晴 / Hideharu Amano / アマノ ヒデハル |
| 第8著者 所属（和/英） | 慶応義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-01-16 15:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2007-111, CPSY2007-54, RECONF2007-57 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.414(VLD), no.416(CPSY), no.418(RECONF) |
| ページ範囲 | pp.37-42 |
| ページ数 | 6 |
| 発行日 | 2008-01-09 (VLD, CPSY, RECONF) |
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