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| 講演名 | 2008-01-17 09:40 FPGA向け動作合成のためのメモリバインディングとスケジューリングアルゴリズムについて ○佐川由己・貞方 毅・松永裕介（九大）  VLD2007-120 CPSY2007-63 RECONF2007-66 |
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| 抄録 | （和） | FPGA(Field Programmable Gate Array) ではメモリのサイズや数、ポート数が決っている。そのためFPGA 向け動作合成では複数の配列を同じメモリへバインディングしなければいけない場合がある。同じメモリへバインディングされた複数の配列に対する配列アクセス(参照や書き込み) は、メモリのポート数を超えて同じステップ にスケジューリングする事ができない。そのためメモリバインディング次第で配列アクセスの並列度が変化する。配列アクセスが頻繁に起こるアプリケーションの合成では、演算の並列度が高くても配列アクセスの並列度が低いと最大ステップ数が多くなってしまう。本論文ではメモリサイズ、メモリ数、メモリのポート数制約下で配列アクセスの並列度を高めるようにメモリバインディングとスケジューリングを行なうヒューリスティックスを提案する。目的は各DFG(Data Flow Graph) の最大ステップ数の総和を最小化する事である。既存手法として、Simulated Annealing(以下、SA) を用いた手法が提案されている。SA を用いた手法の問題点として解を出すまでに時間がかかる事が挙げられる。提案手法とSA を用いた手法を比較した実験では、多くの場合ほぼ同じステップ数となる解を見つける事ができている。総ステップ数の悪化は最悪な場合で20 ％程度である。また最高で約2000 倍、平均で約1500 倍、高速に解を出す事ができている。 |
| （英） | In High Level Synthesis for FPGAs,arrays in behavioral description may be bound to the same memory block since the number of memory block is fixed for FPGAs. The number of access to such arrays at one step is limited to the number of memory port. If arrays that are accessed frequently are bound to the same memory block,array accessess will conflict with each other and the conflict will affect the number of steps. Therefore, memory binding and scheduling should be considered simultaneously. In this paper,we propose a heuristic algorithm that deals with memory binding and scheduling simultaneously under the memory size,the number of memory,and the number of memory port constraints subject to minimize the sum of maximum step for all Data Flow Graphs. Experimental results show that the proposed algorithm can find as a good solution as the approach using Simulated Annealing in many cases. | |
| キーワード | （和） | 動作合成 / メモリバインディング / スケジューリング / FPGA / / / / |
| （英） | High-Level Synthesis / Memory Binding / Scheduling / FPGA / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 415, VLD2007-120, pp. 13-18, 2008年1月. | |
| 資料番号 | VLD2007-120 | |
| 発行日 | 2008-01-10 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-120 CPSY2007-63 RECONF2007-66 |
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| 研究会情報 | |
| 研究会 | RECONF CPSY VLD IPSJ-SLDM |
| 開催期間 | 2008-01-16 - 2008-01-17 |
| 開催地（和） | 慶應義塾大学日吉キャンパス |
| 開催地（英） | Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2008-01-RECONF-CPSY-VLD-IPSJ-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGA向け動作合成のためのメモリバインディングとスケジューリングアルゴリズムについて |
| サブタイトル（和） | |
| タイトル（英） | Scheduling and Memory Binding in High Level Synthesis for FPGAs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 動作合成 / High-Level Synthesis |
| キーワード(2)（和/英） | メモリバインディング / Memory Binding |
| キーワード(3)（和/英） | スケジューリング / Scheduling |
| キーワード(4)（和/英） | FPGA / FPGA |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 佐川 由己 / Yuki Sagawa / サガワ ユウキ |
| 第1著者 所属（和/英） | 九州大学 (略称： 九大) Kyusyu University (略称： Kyusyu Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 貞方 毅 / Tsuyoshi Sadakata / サダカタ ツヨシ |
| 第2著者 所属（和/英） | 九州大学 (略称： 九大) Kyusyu University (略称： Kyusyu Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 松永 裕介 / Yusuke Matsunaga / マツナガ ユウスケ |
| 第3著者 所属（和/英） | 九州大学 (略称： 九大) Kyusyu University (略称： Kyusyu Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-01-17 09:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2007-120, CPSY2007-63, RECONF2007-66 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.415(VLD), no.417(CPSY), no.419(RECONF) |
| ページ範囲 | pp.13-18 |
| ページ数 | 6 |
| 発行日 | 2008-01-10 (VLD, CPSY, RECONF) |
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