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| 講演抄録／キーワード | ||
| 講演名 | 2008-01-17 17:40 高速HW-SW協調検証モデル向けCtoHDL変換コンパイラ ○伊藤康宏・菅原 豊・平木 敬（東大）  VLD2007-136 CPSY2007-79 RECONF2007-82 |
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| 抄録 | （和） | 組み込みシステムでは回路規模の増加と対象ソフトウェアの複雑化のため動作検証のコストが増し,開発期間を圧迫している. 検証環境に於いてはサイクル精度の高速な検証,同一コードからの検証モデルとRTLの生成による工数削減が求められている. 高速な検証手法の一つとして,Callbackをベースにしてハードウェアモデルを構築する手法が既に存在する. Callbackとはある信号の変化に対し,0からNサイクル後に登録した関数を呼ぶ仕組みを指す. この手法は,既存のSystemC等ベースの検証環境と比べ高い検証速度を持つがRTLの生成能力を持たないため,RTLと検証モデルは別個に実装され,工数が多くなってしまう. 本研究では,Callbackベース検証モデルで高い検証速度とRTL生成能力の両立を目標とし,Cで記述されたCallback関数からVerilogHDLへのコード変換器を開発した. 評価ではCPU,メモリ,通信モジュールを持つSoCをCallbackベース検証モデルとVerilogの両方で実装し,それぞれの検証速度とRTLの規模を比較した. Callbackベース検証モデルを用いた場合,Verilogによる場合に比べ検証速度は24倍,回路規模及び周波数は同等であった. |
| （英） | The importance of verification for embedded systems increases as the scale of circuit and complexity of software increase, and the time for verification step also increases in development period. The verification environments should have the following two aspects: One is high-speed verification with cycle level accuracy. The other is to reduce man-hour by generating both the verification model and RTL from the same code. There is a proposed approach for high speed verification , which constructs hardware models with callbacks and calls registered callback functions after 0 or more delays reacting on change of the trigger signal. This approach have higher verification speed compared to existing approaches such as SystemC. However, it cannot generate RTL, thus it requires more man-hour for constructing verification model and RTL separately. We implemented a code converter for generating Verilog code from callback functions described in C. It is aimed to achieve both high verification speed and the RTL generative capacity. We implemented a SoC for evaluation by using both the callback-based verification model and Verilog. We measured the verification speed and the scale of RTL of both methods. With our method, the verification speed is four times faster than that of Verilog, with equal clock frequency and circuit scale. We show that the verification speed of our method was twenty four times faster than Verilog. |
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| キーワード | （和） | 検証システム / HDL / 組み込み / / / / / |
| （英） | Verification / Embedded / / / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 417, CPSY2007-79, pp. 107-112, 2008年1月. | |
| 資料番号 | CPSY2007-79 | |
| 発行日 | 2008-01-10 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-136 CPSY2007-79 RECONF2007-82 |
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| 研究会情報 | |
| 研究会 | RECONF CPSY VLD IPSJ-SLDM |
| 開催期間 | 2008-01-16 - 2008-01-17 |
| 開催地（和） | 慶應義塾大学日吉キャンパス |
| 開催地（英） | Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2008-01-RECONF-CPSY-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 高速HW-SW協調検証モデル向けCtoHDL変換コンパイラ |
| サブタイトル（和） | |
| タイトル（英） | C to HDL compiler for rapid HW-SW co-simulation models |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 検証システム / Verification |
| キーワード(2)（和/英） | HDL / Embedded |
| キーワード(3)（和/英） | 組み込み / |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 伊藤 康宏 / Yasuhiro Ito / イトウ ヤスヒロ |
| 第1著者 所属（和/英） | 東京大学大学院 (略称： 東大) The University of Tokyo (略称： Tokyo Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 菅原 豊 / Yutaka Sugawara / スガワラ ユタカ |
| 第2著者 所属（和/英） | 東京大学大学院 (略称： 東大) The University of Tokyo (略称： Tokyo Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 平木 敬 / Kei Hiraki / ヒラキ ケイ |
| 第3著者 所属（和/英） | 東京大学大学院 (略称： 東大) The University of Tokyo (略称： Tokyo Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2008-01-17 17:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | VLD2007-136, CPSY2007-79, RECONF2007-82 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.415(VLD), no.417(CPSY), no.419(RECONF) |
| ページ範囲 | pp.107-112 |
| ページ数 | 6 |
| 発行日 | 2008-01-10 (VLD, CPSY, RECONF) |
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