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| 講演抄録／キーワード | ||
| 講演名 | 2008-03-07 13:50 遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法 ○久米洋平・杉原有理・Ngo Cam Lai・小林和淑・小野寺秀俊（京大）  VLD2007-163 ICD2007-186 エレソ技報アーカイブへのリンク：ICD2007-186 |
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| 抄録 | （和） | 本稿では遅延比較器を用いた低コストなFPGAの速度および歩留まりの向上手法につい て述べる。ランダムばらつきが支配的な状況下では、FPGAの速度および歩留まり 向上を実現するために，クリティカルパスを個別に再配線する． 再配線候補の中から最も高速な経路知る必要があるが，従来のパス遅延による測定法 では経路ごとに速度を調べる必要がある．回路規模とともに候補が増えるため ，測定コストは非常に大きくなる。そこで経路の速度差を容易に比較可能な 遅延比較器をCLBに組み込んで配線最適化を低コストで実現する。 測定コストを求めるには，クリティカルパスの測定順序を指定する必要がある． CLBに遅延比較器を実装し測定するための複数の条件によ り，測定順序の指定はグラフの彩色問題にモデル化できる． 測定のコストは極大単色集合を用いた彩色アルゴリズムの彩色数$k$に 等しい．$k$の上限と下限を算出し，回路規模に依らず定数のオーダとなること を導いた．また実装のための時間はパス数$n$のオーダで探索が可能と分かった． 実際に配置配線ツールを用いて，複数のベンチマーク回路に対して， パス遅延と遅延比較器による測定コストを求めた． パス遅延による測定コストが指数のオーダになるのに対し遅延比較器を用いる と定数のオーダとなり低コストで測定可能なことが確認できた． |
| （英） | This paper shows the principle and architecture of a low-cost speed and yield enhancement method using enbedded delay detectors on FPGAs. we apply critical path reconfiguration to utilize random variations for performance enhancement. We have to know which path is faster on the critical path reconfiguration, but the cost of measurement by path-delay measurement method is very large. In order to search for faster paths with much lower cost, we propose measurement method using delay detectors. Computing measurement cost by delay detectors can be treated as an edge-coloring probelem. The cost is equal edge-color number $k$. The order of $k$ is derived from the upper and lower bound of the measurment cost. $k$ is independent of the circuit size and turned out to be constant. The computation time for this algorithm is $O(n)$ where $n$ is the number of CLBs in the critical path candidates. By implementing and applying this algorithm to a set of benchmark circuits we verified that the measurment cost is close to the lower bound. |
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| キーワード | （和） | FPGA / ばらつき利用 / 歩留まり向上 / / / / / |
| （英） | FPGA / Variation-aware / Yield Enhancement / / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 508, VLD2007-163, pp. 41-46, 2008年3月. | |
| 資料番号 | VLD2007-163 | |
| 発行日 | 2008-02-29 (VLD, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-163 ICD2007-186 エレソ技報アーカイブへのリンク：ICD2007-186 |
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| 研究会情報 | |
| 研究会 | VLD ICD |
| 開催期間 | 2008-03-05 - 2008-03-07 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | TiRuRu |
| テーマ（和） | システムオンシリコン設計技術ならびにこれを活用したVLSI <オーガナイザ：張山 昌論(東北大学)> |
| テーマ（英） | System-on-silicon design techniques and related VLSs |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2008-03-VLD-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法 |
| サブタイトル（和） | |
| タイトル（英） | A Low-cost Speed and Yield Enhancement Method Using Embedded Delay Detectors on FPGAs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | ばらつき利用 / Variation-aware |
| キーワード(3)（和/英） | 歩留まり向上 / Yield Enhancement |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 久米 洋平 / Yohei Kume / クメ ヨウヘイ |
| 第1著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 杉原 有理 / Yuuri Sugihara / スギハラ ユウリ |
| 第2著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | Ngo Cam Lai / Ngo Cam Lai / ゴー カム ライ |
| 第3著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 小林 和淑 / Kazutoshi Kobayashi / コバヤシ カズトシ |
| 第4著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 小野寺 秀俊 / Hidetoshi Onodera / オノデラ ヒデトシ |
| 第5著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2008-03-07 13:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2007-163, ICD2007-186 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.508(VLD), no.511(ICD) |
| ページ範囲 | pp.41-46 |
| ページ数 | 6 |
| 発行日 | 2008-02-29 (VLD, ICD) |
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