講演抄録/キーワード |
講演名 |
2008-03-07 13:00
[ポスター講演]1Gbps IPsecアクセラレータのアーキテクチャ ○浅野和也・青木智一・長友晃彦・菅原 拓・片山 徹・橋田淳一・阿部紀夫・岡本 諭(富士通LSIソリューション)・阿部幸哲(富士通) CAS2007-137 SIP2007-212 CS2007-102 |
抄録 |
(和) |
我々が開発した1Gbps IPsecアクセラレータLSIのアーキテクチャについて説明する.本LSIでは暗号方向,復号方向ともに並列パイプライン構造をとり,150MHzで最小パケット長の1Gbps双方向フルワイヤIPsec処理が可能である.150MHzの動作周波数は低消費電力プロセスで実現できるため,フルワイヤ処理時においても低い消費電力におさえることができ,高スループットと低消費電力の両立が可能である. |
(英) |
We have developed a 1Gbps IPsec accelerator and show its architecture in this paper. The IPsec accelerator can process IPsec at wire-rate full-duplex 1Gbps throughput across all packet sizes thanks to a parallel-pipeline architecture for each of encryption and decryption. It operates only at 150MHz, which enables us to use low power process and resulted in high performance / Watt. |
キーワード |
(和) |
1Gbps / IPsec / アクセラレータ / 低消費電力 / / / / |
(英) |
1Gbps / IPsec / accelerator / low power / / / / |
文献情報 |
信学技報, vol. 107, no. 531, CS2007-102, pp. 67-68, 2008年3月. |
資料番号 |
CS2007-102 |
発行日 |
2008-02-29 (CAS, SIP, CS) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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