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| 講演抄録／キーワード | ||
| 講演名 | 2008-03-28 09:50 非同期式設計によるFPGA向けIEEE754準拠単精度浮動小数点除算器 ○廣本正之・越智裕之（京大）・中村行宏（立命館大）  DC2007-105 CPSY2007-101 |
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| 抄録 | （和） | 非同期式回路は同期式回路と比較し，高性能かつ低消費電力な回路が実現できるとして期待されている．また，特定のクロック周波数に対する最適化を行うことなく高性能な回路を実現できるため，再利用性の高いIPコアを実現可能である．本研究ではこのような非同期式回路に着目し，特にプロトタイピングデバイスとして頻繁に利用されているFPGAを対象とし，高性能かつ再利用性に優れた非同期算術演算器を提供することを目的とする．本稿では対象回路としてIEEE754準拠単精度浮動小数点除算器を取り上げ，これの非同期設計を行った．提案非同期除算器は，様々な動作周波数の同期式システムに組み込み可能な外部インタフェースを備えつつ，内部は外部システムとは非同期に高速かつ低消費電力に動作する構成とした．また本稿ではXilinx社Virtex-4 FPGAを対象とし，非同期式除算器の論理合成，配置配線を行い，同期式回路と性能比較を行った．その結果，提案非同期式除算器は同期式回路に比べ，面積，消費電力，スループットにおいて優れた性能を達成することを示した． |
| （英） | Synchronous design methodology is widely used for today's digital circuits. However, it is difficult to reuse a highly-optimized synchronous module for a specific clock frequency to other systems with different global clocks, because logic depth between FFs should be tailored for the clock frequency. In this paper, we focus on asynchronous design, in which each module works at its best performance, and apply it to an IEEE754-standard single-precision floating-point divider. Our divider is ready to be built into a system with arbitrary clock frequency and achieves its peak performance and area- and power-efficiency. This paper also reports an implementation result and performance evaluation of the proposed divider on a Xilinx Virtex-4 FPGA. The evaluation results shows our divider achieves smaller area, lower power consumption, and higher throughput than the synchronous dividers. | |
| キーワード | （和） | 算術演算回路 / IP再利用性 / 低消費電力 / 減算シフト型除算器 / / / / |
| （英） | arithmetic operation circuit / IP reusability / low power design / digit-recurrence divider / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 559, DC2007-105, pp. 127-132, 2008年3月. | |
| 資料番号 | DC2007-105 | |
| 発行日 | 2008-03-20 (DC, CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2007-105 CPSY2007-101 |
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| 研究会情報 | |
| 研究会 | DC CPSY IPSJ-SLDM IPSJ-EMB |
| 開催期間 | 2008-03-27 - 2008-03-28 |
| 開催地（和） | 屋久島 離島総合開発センター |
| 開催地（英） | |
| テーマ（和） | 組込技術とネットワークに関するワークショップ ETNET2008（コンピュータシステム研究会、情報処理学会システムLSI設計技術研究会、情報処理学会組込みシステム研究会共催） |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2008-03-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 非同期式設計によるFPGA向けIEEE754準拠単精度浮動小数点除算器 |
| サブタイトル（和） | |
| タイトル（英） | An Asynchronous IEEE754-standard Single-precision Floating-point Divider for FPGA |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 算術演算回路 / arithmetic operation circuit |
| キーワード(2)（和/英） | IP再利用性 / IP reusability |
| キーワード(3)（和/英） | 低消費電力 / low power design |
| キーワード(4)（和/英） | 減算シフト型除算器 / digit-recurrence divider |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 廣本 正之 / Masayuki Hiromoto / ヒロモト マサユキ |
| 第1著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 越智 裕之 / Hiroyuki Ochi / オチ ヒロユキ |
| 第2著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 中村 行宏 / Yukihiro Nakamura / ナカムラ ユキヒロ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-03-28 09:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2007-105, CPSY2007-101 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.559(DC), no.558(CPSY) |
| ページ範囲 | pp.127-132 |
| ページ数 | 6 |
| 発行日 | 2008-03-20 (DC, CPSY) |
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