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講演抄録/キーワード
講演名 2008-05-13 10:30
階層グルーピング対応バリア同期機構の評価
山田海斗日立)・間瀬正啓白子 準木村啓二早大)・伊藤雅之服部俊洋ルネサステクノロジ)・水野弘之内山邦男日立)・笠原博徳早大エレソ技報アーカイブへのリンク:ICD2008-20
抄録 (和) マルチコアプロセッサに搭載されつつある多数のコアを効率よく利用するため,ループやサブルーチンの内部の並列性を階層的に解析しタスクの定義を行い,プログラム全域の並列性を利用する階層的粗粒度タスク並列処理が提案されOSCARコンパイラに実装されている.階層的粗粒度タスク並列処理では,複数のプロセッサをソフトウェアにより階層的にグルーピングし,これらのグルーピングされたプロセッサ群に対して階層的に定義された粗粒度タスクを割り当てる.この階層的粗粒度タスク並列処理を効率よくサポートする,軽量かつスケーラブルな階層グルーピング対応バリア同期機構を開発し,NEDO リアルタイム情報家電用マルチコアプロジェクトにより開発したSH4Aプロセッサ8コア搭載の情報家電用マルチコアRP2に実装した.本稿では,この階層グルーピング対応バリア同期機構を提案すると共にRP2上で評価を行った結果について述べる.8コアを使用したAACエンコーダによる評価の結果,ソフトウェアのみによるバリア同期に対し16%の性能向上を得ることができた. 
(英) In order to use a large number of processor cores in a chip, hierarchical coarse grain task parallel processing, which exploits whole program parallelism by analyzing hierarchical coarse grain task parallelism inside loops and subroutines, has been proposed and implemented in OSCAR automatic parallelizing compiler. This hierarchical coarse grain task parallel processing defines processor groups hierarchically and logically, and assigns hierarchical coarse grain tasks to each processor group. A light-weight and scalable barrier synchronization mechanism considering hierarchical processor grouping, which supports hierarchical coarse grain task parallel processing, is developed and implemented into RP2 multicore processor having eight SH4A cores with support by NEDO “Multicore Technology for Realtime Consumer Electronics”. This barrier mechanism is proposed and evaluated in this paper. The evaluation using AAC encoder program by 8 cores shows our barrier mechanism achieves 16% better performance than software barrier.
キーワード (和) マルチコア / 自動並列化コンパイラ / バリア同期機構 / / / / /  
(英) Multicore Processor / Automatic Parallelizing Compiler / Barrier Synchronization Mechanism / / / / /  
文献情報 信学技報, vol. 108, pp. 19-24, 2008年5月.
資料番号  
発行日 2008-05-06 (ICD) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード エレソ技報アーカイブへのリンク:ICD2008-20

研究会情報
研究会 ICD IPSJ-ARC  
開催期間 2008-05-13 - 2008-05-14 
開催地(和) 日立中央研究所 
開催地(英)  
テーマ(和) 集積回路とアーキテクチャの協創 ~どう繋ぐ?どう使う?マルチコア~ 
テーマ(英)  
講演論文情報の詳細
申込み研究会 IPSJ-ARC 
会議コード 2008-05-ICD-ARC 
本文の言語 日本語 
タイトル(和) 階層グルーピング対応バリア同期機構の評価 
サブタイトル(和)  
タイトル(英) An Evaluation of Barrier Synchronization Mechanism Considering Hierarchical Processor Grouping 
サブタイトル(英)  
キーワード(1)(和/英) マルチコア / Multicore Processor  
キーワード(2)(和/英) 自動並列化コンパイラ / Automatic Parallelizing Compiler  
キーワード(3)(和/英) バリア同期機構 / Barrier Synchronization Mechanism  
キーワード(4)(和/英) /  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 山田 海斗 / Kaito Yamada / ヤマダ カイト
第1著者 所属(和/英) 株式会社 日立製作所 (略称: 日立)
Hitachi, Ltd. (略称: Hitachi)
第2著者 氏名(和/英/ヨミ) 間瀬 正啓 / Masayoshi Mase / マセ マサヨシ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 白子 準 / Jun Shirako / キムラ ケイジ
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 木村 啓二 / Keiji Kimura / キムラ ケイジ
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第5著者 氏名(和/英/ヨミ) 伊藤 雅之 / Masayuki Ito / イトウ マサユキ
第5著者 所属(和/英) 株式会社 ルネサス テクノロジ (略称: ルネサステクノロジ)
Renesas Technology Corp. (略称: Renesas)
第6著者 氏名(和/英/ヨミ) 服部 俊洋 / Toshihiro Hattori / ハットリ トシヒロ
第6著者 所属(和/英) 株式会社 ルネサス テクノロジ (略称: ルネサステクノロジ)
Renesas Technology Corp. (略称: Renesas)
第7著者 氏名(和/英/ヨミ) 水野 弘之 / Hiroyuki Mizuno / ミズノ ヒロユキ
第7著者 所属(和/英) 株式会社 日立製作所 (略称: 日立)
Hitachi, Ltd. (略称: Hitachi)
第8著者 氏名(和/英/ヨミ) 内山 邦男 / Kunio Uchiyama / ウチヤマ クニオ
第8著者 所属(和/英) 株式会社 日立製作所 (略称: 日立)
Hitachi, Ltd. (略称: Hitachi)
第9著者 氏名(和/英/ヨミ) 笠原 博徳 / Hironori Kasahara / カサハラ ヒロノリ
第9著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者 第1著者 
発表日時 2008-05-13 10:30:00 
発表時間 30分 
申込先研究会 IPSJ-ARC 
資料番号 ICD2008-20 
巻番号(vol) vol.108 
号番号(no) no.28 
ページ範囲 pp.19-24 
ページ数
発行日 2008-05-06 (ICD) 


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