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| 講演抄録／キーワード | ||
| 講演名 | 2008-07-10 10:00 2-bit Arithmetic Logic Unit Utilizing Hexagonal BDD Architecture for Implemention of Nanoprocessor on GaAs Nanowire Network ○Hong-Quan Zhao（Hokkaido Univ.）・Seiya Kasai（Hokkaido Univ./JST）・Tamotsu Hashizume（Hokkaido Univ.）  ED2008-66 SDM2008-85 |
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| 抄録 | （和） | 2-bit arithmetic logic unit (ALU) utilizing the binary-decision diagram (BDD) logic architecture for nanoprocessor is fabricated on GaAs hexagonal nanowire networks with Schottky wrap gates (WPGs) and their operation is characterized. The ALU integrates 32 node devices and implements 4 instructions. They are fabricated by 3M or 16M nodes/cm2 fabrication processes. Fabricated ALU shows correct operations experimentally obtained in classical transport domain at room temperature. Supply voltage and input voltage swing dependences of the circuit operation are characterized. Discrete node devices are also investigated from viewpoint of integration, including path switching, threshold voltage variation and gate leakage current. |
| （英） | 2-bit arithmetic logic unit (ALU) utilizing the binary-decision diagram (BDD) logic architecture for nanoprocessor is fabricated on GaAs hexagonal nanowire networks with Schottky wrap gates (WPGs) and their operation is characterized. The ALU integrates 32 node devices and implements 4 instructions. They are fabricated by 3M or 16M nodes/cm2 fabrication processes. Fabricated ALU shows correct operations experimentally obtained in classical transport domain at room temperature. Supply voltage and input voltage swing dependences of the circuit operation are characterized. Discrete node devices are also investigated from viewpoint of integration, including path switching, threshold voltage variation and gate leakage current. | |
| キーワード | （和） | Arithmetic logic unit (ALU) / Nanowire network / Binary decision diagram (BDD) / Wrap gate (WPG) / GaAs / / / |
| （英） | Arithmetic logic unit (ALU) / Nanowire network / Binary decision diagram (BDD) / Wrap gate (WPG) / GaAs / / / | |
| 文献情報 | 信学技報, vol. 108, no. 121, ED2008-66, pp. 139-144, 2008年7月. | |
| 資料番号 | ED2008-66 | |
| 発行日 | 2008-07-02 (ED, SDM) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ED2008-66 SDM2008-85 |
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| 研究会情報 | |
| 研究会 | SDM ED |
| 開催期間 | 2008-07-09 - 2008-07-11 |
| 開催地（和） | かでる２・７（札幌） |
| 開催地（英） | Kaderu２・７ |
| テーマ（和） | 第16回先端半導体デバイスの基礎と応用に関するアジア・太平洋ワークショップ(AWAD2008) |
| テーマ（英） | 2008 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices |
| 講演論文情報の詳細 | |
| 申込み研究会 | ED |
| 会議コード | 2008-07-SDM-ED |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | 2-bit Arithmetic Logic Unit Utilizing Hexagonal BDD Architecture for Implemention of Nanoprocessor on GaAs Nanowire Network |
| サブタイトル（英） | |
| キーワード(1)（和/英） | Arithmetic logic unit (ALU) / Arithmetic logic unit (ALU) |
| キーワード(2)（和/英） | Nanowire network / Nanowire network |
| キーワード(3)（和/英） | Binary decision diagram (BDD) / Binary decision diagram (BDD) |
| キーワード(4)（和/英） | Wrap gate (WPG) / Wrap gate (WPG) |
| キーワード(5)（和/英） | GaAs / GaAs |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | Hong-Quan Zhao / Hong-Quan Zhao / |
| 第1著者 所属（和/英） | Hokkaido University (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
| 第2著者 氏名（和/英/ヨミ） | Seiya Kasai / Seiya Kasai / |
| 第2著者 所属（和/英） | Hokkaido University/JST (略称： 北大/JST) Hokkaido UniversityJST (略称： Hokkaido Univ./JST) |
| 第3著者 氏名（和/英/ヨミ） | Tamotsu Hashizume / Tamotsu Hashizume / |
| 第3著者 所属（和/英） | Hokkaido University (略称： 北大) Hokkaido University (略称： Hokkaido Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-07-10 10:00:00 |
| 発表時間 | 15分 |
| 申込先研究会 | ED |
| 資料番号 | ED2008-66, SDM2008-85 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.121(ED), no.122(SDM) |
| ページ範囲 | pp.139-144 |
| ページ数 | 6 |
| 発行日 | 2008-07-02 (ED, SDM) |
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