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| 講演抄録／キーワード | ||
| 講演名 | 2008-10-31 15:00 可変段数パイプラインアーキテクチャ(VSP)の更なる低消費電力化手法の提案とLSI設計 ○中林智之・佐々木敬泰・大野和彦・近藤利夫（三重大）  CPSY2008-34 |
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| 抄録 | （和） | 近年，モバイル端末等の高性能化に伴う消費電力の増加が問題となっており，低 消費エネルギーと高性能の両立が要求されている．そこで我々 は，低消費エネルギー化手法の一つとして可変段数パイプライ ンアーキテクチャ (VSP;Variable Stages Pipeline) を提案している．VSPはパ イプラインレジスタにLDS-cellという特殊なセルを導入することでパ イプライン段数を動的に変化させ実行時間を削減すると同時に，ステージ統合 時に増加する組合せ回路内のグリッチを削減することで低消費エネルギーと高 性能の両立を目指す手法である．しかし，従来のLDS-cellは 単純なマスタースレーブ型DFFを用いているため，消費エネルギーの低減が十分と はいえなかった．そこで，本稿では高性能セミスタティックTSPC (True-single-phase clocking) DFF技術を用いたLDS-cellの提案，および実装 を行う．更に 実装したLDS-cellを用いてVSPプロセッサを設計し，その評価を行った．提案 手法を詳細設計し，評価したところ，従来のVSPと比較して低電力モードにおい て平均9%程度消費エネ ルギーを削減できた．また，本稿では現在ROHM0.18um CMOSプロセスにて試作をして いるVSPプロセッサについても述べる． |
| （英） | Recently, the increase of the energy consumption of mobile computers caused by performance enhancement becomes one serious problem. So many researches for low energy and high performance computing are performed. In order to reduce the energy consumption, variable stages pipeline architecture (VSP) is proposed. VSP processor adopts special pipeline register called LDS-cell to unify the pipeline stages and prevent glitch propagation caused by unified the stages on low energy mode. This paper improves VSP processor by introducing high performance semi-static TSPC (True-single-phase clocking) DFF into pipeline registers including LDS-cell. According to the evaluation results, the improved VSP can achieve 9% lower energy consumption than conventional VSP. This paper also presents the detailed design of the prototype VSP processor now fabricating using the ROHM 0.18um CMOS process. |
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| キーワード | （和） | 低消費電力 / パイプラインプロセッサ / フリップフロップ / セミスタティック回路 / / / / |
| （英） | low energy / pipeline processor / flip-flop / semi-static circuit / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 273, CPSY2008-34, pp. 29-34, 2008年10月. | |
| 資料番号 | CPSY2008-34 | |
| 発行日 | 2008-10-24 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2008-34 |
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| 研究会情報 | |
| 研究会 | CPSY |
| 開催期間 | 2008-10-31 - 2008-10-31 |
| 開催地（和） | 広島市立大学 |
| 開催地（英） | Hiroshima City Univ. |
| テーマ（和） | 先端的コンピュータシステム技術および一般 |
| テーマ（英） | Advanced Computer System Technologies, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2008-10-CPSY |
| 本文の言語 | 日本語 |
| タイトル（和） | 可変段数パイプラインアーキテクチャ(VSP)の更なる低消費電力化手法の提案とLSI設計 |
| サブタイトル（和） | |
| タイトル（英） | Development of Improved Variable Stages Pipeline Architecture and its LSI Design |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 低消費電力 / low energy |
| キーワード(2)（和/英） | パイプラインプロセッサ / pipeline processor |
| キーワード(3)（和/英） | フリップフロップ / flip-flop |
| キーワード(4)（和/英） | セミスタティック回路 / semi-static circuit |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中林 智之 / Tomoyuki Nakabayashi / ナカバヤシ トモユキ |
| 第1著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ) |
| 第2著者 氏名（和/英/ヨミ） | 佐々木 敬泰 / Takahiro Sasaki / ササキ タカヒロ |
| 第2著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ) |
| 第3著者 氏名（和/英/ヨミ） | 大野 和彦 / Kazuhiko Ohno / オオノ カズヒコ |
| 第3著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ) |
| 第4著者 氏名（和/英/ヨミ） | 近藤 利夫 / Toshio Kondo / コンドウ トシオ |
| 第4著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-10-31 15:00:00 |
| 発表時間 | 30分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2008-34 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.273 |
| ページ範囲 | pp.29-34 |
| ページ数 | 6 |
| 発行日 | 2008-10-24 (CPSY) |
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