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| 講演抄録／キーワード | ||
| 講演名 | 2008-11-18 10:55 配線遅延を考慮した回路モデル上でのハードウェアアルゴリズムの評価 ○長瀬哲也・高木一義・高木直史（名大）  VLD2008-77 DC2008-45 |
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| 抄録 | （和） | 集積回路設計において，計算時間や面積などの要求に応じてハードウェアアルゴリズムを設計，選択することが重要となる．従来のハードウェアアルゴリズムの評価では，配線遅延を無視し，回路の段数により計算時間を評価する回路モデルが使用されていた．しかし，集積回路の微細化に伴い，論理素子の遅延に対して配線遅延が相対的に増加しており，配線遅延を考慮した，より現実に即した回路モデルが必要であると考えられる．本稿では，配線長に依存する配線遅延を仮定した回路モデルを提案し，種々のハードウェアアルゴリズムについて，計算時間を評価する．評価により，段数の小さい回路ほど配線遅延の影響が大きくなるという結果が得られた． |
| （英） | In the design of integrated circuits, it is important to design or choose algorithms according to the requirements such as the computation time and area. In the conservative logic circuit model, the computation time of hardware algorithms are evaluated by the circuit depth, and the wire delay has been ignored. However, with the recent miniaturization of the integrated circuits, the wire delay become significant and cannot be ignored relative to the delay of the logic elements. Therefore, the more realistic circuit model considering the wire delay is necessary. In this report, we propose a circuit model which assumes that the wire delay depends on its length. We evaluate computation time of several hardware algorithms. As a result, we could find that the effect of the wire delay grows in the circuit with small circuit depth. | |
| キーワード | （和） | 配線遅延 / ハードウェアアルゴリズム / 回路モデル / 並列乗算器 / 並列加算器 / / / |
| （英） | wire delay / hardware algorithm / circuit model / parallel multiplier / parallel adder / / / | |
| 文献情報 | 信学技報, vol. 108, no. 298, VLD2008-77, pp. 103-108, 2008年11月. | |
| 資料番号 | VLD2008-77 | |
| 発行日 | 2008-11-10 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-77 DC2008-45 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2008-11-17 - 2008-11-19 |
| 開催地（和） | 北九州学術研究都市 |
| 開催地（英） | Kitakyushu Science and Research Park |
| テーマ（和） | デザインガイア2008 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2008 ―New field of VLSI design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2008-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 配線遅延を考慮した回路モデル上でのハードウェアアルゴリズムの評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Hardware Algorithms on a Circuit Model Considering Wire Delay |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 配線遅延 / wire delay |
| キーワード(2)（和/英） | ハードウェアアルゴリズム / hardware algorithm |
| キーワード(3)（和/英） | 回路モデル / circuit model |
| キーワード(4)（和/英） | 並列乗算器 / parallel multiplier |
| キーワード(5)（和/英） | 並列加算器 / parallel adder |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 長瀬 哲也 / Tetsuya Nagase / ナガセ テツヤ |
| 第1著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 高木 一義 / Kazuyoshi Takagi / タカギ カズヨシ |
| 第2著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 高木 直史 / Naofumi Takagi / タカギ ナオフミ |
| 第3著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2008-11-18 10:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-77, DC2008-45 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.298(VLD), no.299(DC) |
| ページ範囲 | pp.103-108 |
| ページ数 | 6 |
| 発行日 | 2008-11-10 (VLD, DC) |
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