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| 講演抄録／キーワード | ||
| 講演名 | 2008-11-19 10:50 タイミング制御による性能を考慮した耐遅延変動データパス合成 ○井上恵介・金子峰雄・岩垣 剛（北陸先端大）  VLD2008-85 DC2008-53 |
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| 抄録 | （和） | 回路のホールド・タイミング条件を保証する手法としてレジスタへの書き込み制御信号の到着に相対的な時間順序関係を規定するBackward-Data-Direction (BDD) クロッキングが知られている．本稿ではこれに加えてセットアップ・タイミング条件のためのレジスタへの書き込み制御信号到着順序Forward-Data-Direction (FDD) クロッキングの必要性をも考慮し，適切なレジスタへの書き込み制御信号到着順序 (順序クロッキング; ordered clocking) を有するデータパス回路を合成する問題について議論する．はじめに遅延変動の下で正しく動作するデータパス合成を，回路が正当な順序クロッキングを有するためのレジスタ割り当て問題として定式化し，レジスタ数を最小化する問題がNP困難であることを示す．次に，この問題の一解法として整数計画法に基づく解法を提案し，計算機実験によってその有効性を評価する． |
| （英） | It is known that Backward-Data-Direction (BDD) clocking is one of methods to guarantee the hold timing constraint. BDD clocking is a relative order relations between the arrivals of control signals at a pair of registers. In this paper, in addition to BDD clocking, we introduce Forward-Data-Direction (FDD) clocking for the setup timing constraint, and discuss the synthesis of datapath which has appreciate order relations of the arrivals of control signals between registers (ordered clocking). First, we formulate the problem as a minimum register assignment problem for datapaths which has a proper ordered clocking, and then prove that the problem is NP-hard. After that, we propose an ILP formulation and show the experimental results for some benchmark circuits. |
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| キーワード | （和） | データパス合成 / 遅延ばらつき / 順序クロッキング / レジスタ割り当て / NP困難 / 整数計画法 / / |
| （英） | Datapath synthesis / delay variation / ordered clocking / register assignment / NP-hard / ILP / / | |
| 文献情報 | 信学技報, vol. 108, no. 298, VLD2008-85, pp. 151-156, 2008年11月. | |
| 資料番号 | VLD2008-85 | |
| 発行日 | 2008-11-10 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-85 DC2008-53 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2008-11-17 - 2008-11-19 |
| 開催地（和） | 北九州学術研究都市 |
| 開催地（英） | Kitakyushu Science and Research Park |
| テーマ（和） | デザインガイア2008 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2008 ―New field of VLSI design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2008-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 英語（日本語タイトルあり） |
| タイトル（和） | タイミング制御による性能を考慮した耐遅延変動データパス合成 |
| サブタイトル（和） | |
| タイトル（英） | Delay Variability-Aware Datapath Synthesis Based on Safe Clocking for Setup and Hold Timing Constraints |
| サブタイトル（英） | |
| キーワード(1)（和/英） | データパス合成 / Datapath synthesis |
| キーワード(2)（和/英） | 遅延ばらつき / delay variation |
| キーワード(3)（和/英） | 順序クロッキング / ordered clocking |
| キーワード(4)（和/英） | レジスタ割り当て / register assignment |
| キーワード(5)（和/英） | NP困難 / NP-hard |
| キーワード(6)（和/英） | 整数計画法 / ILP |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 井上 恵介 / Keisuke Inoue / イノウエ ケイスケ |
| 第1著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： Japan Advanced Institute of Science and Technology) |
| 第2著者 氏名（和/英/ヨミ） | 金子 峰雄 / Mineo Kaneko / カネコ ミネオ |
| 第2著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： Japan Advanced Institute of Science and Technology) |
| 第3著者 氏名（和/英/ヨミ） | 岩垣 剛 / Tsuyoshi Iwagaki / イワガキ ツヨシ |
| 第3著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： Japan Advanced Institute of Science and Technology) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-11-19 10:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-85, DC2008-53 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.298(VLD), no.299(DC) |
| ページ範囲 | pp.151-156 |
| ページ数 | 6 |
| 発行日 | 2008-11-10 (VLD, DC) |
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