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| 講演抄録／キーワード | ||
| 講演名 | 2008-12-12 16:35 [依頼講演] 45nm CMOSにおけるばらつき低減を目的とした基板バイアス制御技術の提案 ○鹿嶋一生・鈴木弘明・栗本昌憲（ルネサステクノロジ）・山中唯生（ルネサスデザイン）・高田英裕（ルネサステクノロジ）・牧野博之（阪工大）・篠原尋史（ルネサステクノロジ）  ICD2008-128 エレソ技報アーカイブへのリンク：ICD2008-128 |
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| 抄録 | （和） | 微細化プロセスにおけるばらつき抑制を目的としたポストシリコンプログラミング型基板バイアス技術を提案する。提案手法では、ウエハーテスト時に動作速度を測定し、単体トランジスタ性能が高速側に仕上がったチップをマーキングする。このマーキングされたチップに対して基板バイアスを選択的に印加し、リーク電流を減少させる。一方、動作速度スペック付近の遅いチップには基板電圧を印加しない。このように選択的にバイアス印加するので製品スペックとしては通常の非基板バイアスチップと同じ速度で動作する。つまり選択的なばらつき抑制で速度スペックを低下させずにリーク電力を削減する。45nmプロセスで作製したテストチップでは動作速度に対するスタンバイリーク電流のワーストコーナーが70％改善した。 |
| （英） | The Post-Silicon Programmed Body-Biasing Platform is proposed to suppress device variability in the 45-nm CMOS technology era. The proposed platform measures device speed during post-fabrication testing. Then the die is marked so that the body-bias circuit turns on and reduces leakage current of the die that is selected and marked in a user application. Because the slow die around the speed specifications of a product is not body-biased, the product runs as fast as a normal non-body-biasing product. Although the leakage power of a die is reduced, the speed specification does not change. The proposed platform improves the worst corner specification comprising the two worst cases of speed and leakage power. The test chip, fabricated using 45-nm technology, improves the worst corner of stand-by leakage power vs. speed by 70%. | |
| キーワード | （和） | 基板バイアス技術 / ポストシリコンプログラミング / リーク電流低減効果 / プロセスばらつき / / / / |
| （英） | Body-Biasing / Post-Silicon Programming / Leakage Current Reduction / Device Variability Suppression / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 347, ICD2008-128, pp. 137-142, 2008年12月. | |
| 資料番号 | ICD2008-128 | |
| 発行日 | 2008-12-04 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2008-128 エレソ技報アーカイブへのリンク：ICD2008-128 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2008-12-11 - 2008-12-12 |
| 開催地（和） | 東工大（大岡山）国際交流会館 |
| 開催地（英） | Tokyo Inst. Tech., Ohokayama Campus, Kokusa-Kouryu-Kaikan |
| テーマ（和） | 学生・若手研究会 |
| テーマ（英） | Workshop for Graduate Student and Young Researchers |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2008-12-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | [依頼講演] 45nm CMOSにおけるばらつき低減を目的とした基板バイアス制御技術の提案 |
| サブタイトル（和） | |
| タイトル（英） | Post-Silicon Programmed Body-Biasing Platform Suppressing Device Variability in 45 nm CMOS Technology |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 基板バイアス技術 / Body-Biasing |
| キーワード(2)（和/英） | ポストシリコンプログラミング / Post-Silicon Programming |
| キーワード(3)（和/英） | リーク電流低減効果 / Leakage Current Reduction |
| キーワード(4)（和/英） | プロセスばらつき / Device Variability Suppression |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 鹿嶋 一生 / Issei Kashima / カシマ イッセイ |
| 第1著者 所属（和/英） | ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp (略称： Renesas Technology Corp) |
| 第2著者 氏名（和/英/ヨミ） | 鈴木 弘明 / Hiroaki Suzuki / スズキ ヒロアキ |
| 第2著者 所属（和/英） | ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp (略称： Renesas Technology Corp) |
| 第3著者 氏名（和/英/ヨミ） | 栗本 昌憲 / Masanori Kurimoto / クリモト マサノリ |
| 第3著者 所属（和/英） | ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp (略称： Renesas Technology Corp) |
| 第4著者 氏名（和/英/ヨミ） | 山中 唯生 / Tadao Yamanaka / ヤマナカ ダダオ |
| 第4著者 所属（和/英） | ルネサスデザイン (略称： ルネサスデザイン) Renesas Design Corp (略称： Renesas Design) |
| 第5著者 氏名（和/英/ヨミ） | 高田 英裕 / Hidehiro Takata / タカダ ヒデヒロ |
| 第5著者 所属（和/英） | ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp (略称： Renesas Technology Corp) |
| 第6著者 氏名（和/英/ヨミ） | 牧野 博之 / Hiroshi Makino / マキノ ヒロシ |
| 第6著者 所属（和/英） | 大阪工業大学 (略称： 阪工大) Osaka Institute of Tech (略称： Osaka Institute of Tech) |
| 第7著者 氏名（和/英/ヨミ） | 篠原 尋史 / Hirofumi Shinohara / |
| 第7著者 所属（和/英） | ルネサステクノロジ (略称： ルネサステクノロジ) Renesas Technology Corp (略称： Renesas Technology Corp) |
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| 講演者 | 第1著者 |
| 発表日時 | 2008-12-12 16:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2008-128 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.347 |
| ページ範囲 | pp.137-142 |
| ページ数 | 6 |
| 発行日 | 2008-12-04 (ICD) |
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