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| 講演抄録／キーワード | ||
| 講演名 | 2009-01-29 13:45 時間多重I/Oを考慮した回路分割手法 ○磯村達樹（北九州市大）・稲木雅人（広島市大）・高島康裕（北九州市大）・中村祐一（NEC）  VLD2008-100 CPSY2008-62 RECONF2008-64 |
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| 抄録 | （和） | 本稿では，大規模システムのプロトタイプに必要である時間多重I/O の利用を考慮した回路分割手法を検討する．近年の大規模システムのプロトタイプにおいては，複数FPGA 実装が必要となっている．そこでは，複数のFPGA 間に跨がる信号の通信に利用されるFPGA のピン数が信号線数よりも少ないという問題が，深刻となっている．その有効な解決法の一つとして，1 本のピンを時間で区分し，複数信号で共有する時間多重I/O が提案されている．この時間多重I/O の利用にあたっては，回路分割と時間多重化する信号線の選択がプロトタイプシステムの動作速度を決定する．ここで，FlipFlop(FF) 間の通過段数が多い信号線を多重化として選択すると動作速度の低下が起こりやすいとの観測から，そのような信号線の重みを大きくするような最小重み分割手法を提案する．そして，その提案手法 を計算機上に実装し，実験によりその性能を確認した． |
| （英） | We propose a partition method to prototype a large scaled system with time-multiplexed I/Os. Recent prototyping of a large scaled system needs several FPGAs. In the prototyping, there is a severe issue that the number of I/Os on one FPGA is less than the number of signals to connect the multiple FPGAs. To solve the issue, a time-multiplexed I/O has been proposed. The time-multiplexed I/O is that a pin is divided into several time slots and shared by several signals. When the time-multiplexed I/O is utilized, the circuit partition and the signal selection to be time-multiplexed determine the speed of the prototype system. In the selection, signal lines on the long path between FFs tend to detoriate the system speed. In this paper, we propose a min-weight partition method in which each signal line on the longer path has large weight. We implement the proposed method on computer and confirm its performance. |
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| キーワード | （和） | 時間多重I/O / 複数FPGA 実装 / カット重み最小分割 / FF 間段数 / / / / |
| （英） | Time-mutiplexed I/O / Multi-FPGA implementation / Min-weight partition / FF-FF Stage-number / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 412, VLD2008-100, pp. 51-55, 2009年1月. | |
| 資料番号 | VLD2008-100 | |
| 発行日 | 2009-01-22 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-100 CPSY2008-62 RECONF2008-64 |
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| 研究会情報 | |
| 研究会 | VLD CPSY RECONF IPSJ-SLDM |
| 開催期間 | 2009-01-29 - 2009-01-30 |
| 開催地（和） | 慶応義塾大学(日吉) |
| 開催地（英） | |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-01-VLD-CPSY-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 時間多重I/Oを考慮した回路分割手法 |
| サブタイトル（和） | |
| タイトル（英） | Circuit Partition Method with Time-multiplexed I/O |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 時間多重I/O / Time-mutiplexed I/O |
| キーワード(2)（和/英） | 複数FPGA 実装 / Multi-FPGA implementation |
| キーワード(3)（和/英） | カット重み最小分割 / Min-weight partition |
| キーワード(4)（和/英） | FF 間段数 / FF-FF Stage-number |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 磯村 達樹 / Tatsuki Isomura / イソムラ タツキ |
| 第1著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第2著者 氏名（和/英/ヨミ） | 稲木 雅人 / Masato Inagi / イナギ マサト |
| 第2著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 高島 康裕 / Yasuhiro Takashima / タカシマ ヤスヒロ |
| 第3著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第4著者 氏名（和/英/ヨミ） | 中村 祐一 / Yuichi Nakamura / ナカムラ ユウイチ |
| 第4著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corp. (略称： NEC) |
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| 講演者 | 第1著者 |
| 発表日時 | 2009-01-29 13:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-100, CPSY2008-62, RECONF2008-64 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.412(VLD), no.413(CPSY), no.414(RECONF) |
| ページ範囲 | pp.51-55 |
| ページ数 | 5 |
| 発行日 | 2009-01-22 (VLD, CPSY, RECONF) |
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