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| 講演抄録／キーワード | ||
| 講演名 | 2009-01-29 10:30 メタスタビリティを利用した真性乱数生成回路のFPGAによる実装 ○畑 尚志・市川周一（豊橋技科大）  VLD2008-95 CPSY2008-57 RECONF2008-59 |
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| 抄録 | （和） | 真性乱数生成回路(TRNG)をデジタル回路で実装する手法として，ラッチのメタスタビリティを利用する回路が提案されている．ラッチ型TRNGは実装が難しいためカスタムLSIで実現されてきたが，本研究ではFPGAで実装する手法を提案する．提案回路は乱数品質を高めるためにハードマクロで実装し, クロックスキュー低減や内部ノードの負荷均衡化に配慮した．さらに乱数品質と生成速度を改善するため，複数ラッチの出力をXORしてエントロピー収穫を行っている．作成したTRNGはXilinx Virtex4 FPGA XC4VFX20に実装し，NIST テストに後処理なしで通過することを確認した．ラッチ128個からなるTRNGで，回路規模290 Slice，生成速度8.33 Mbpsを実現した． |
| （英） | Metastability of RS latch is utilizable as an entropy source for true random number generators (TRNG). This kind of TRNG is comprised of logic gates, which can be integrated into a logic LSI. Though latch-based TRNG has been mostly implemented with full-custom LSI technology, this study presents an implementation with common FPGA technology. The RS latch in our TRNG is implemented as a hard-macro to guarantee the quality of randomness, minimizing the clock skew and load imbalance of internal nodes. The quality and throughput are further improved by XOR'ing the output of 32--128 latches. The derived design was implemented with Xilinx Virtex4 FPGA (XC4VFX20), and passed NIST test without post-processing. A TRNG of 128 latches occupies 290 slices, while achieving 8.33 Mbps throughput. | |
| キーワード | （和） | 乱数生成 / 同期式デジタル回路 / FPGA / 準安定状態 / / / / |
| （英） | random number generator / synchronous digital circuit / FPGA / metastability / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 414, RECONF2008-59, pp. 25-30, 2009年1月. | |
| 資料番号 | RECONF2008-59 | |
| 発行日 | 2009-01-22 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-95 CPSY2008-57 RECONF2008-59 |
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| 研究会情報 | |
| 研究会 | VLD CPSY RECONF IPSJ-SLDM |
| 開催期間 | 2009-01-29 - 2009-01-30 |
| 開催地（和） | 慶応義塾大学(日吉) |
| 開催地（英） | |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2009-01-VLD-CPSY-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | メタスタビリティを利用した真性乱数生成回路のFPGAによる実装 |
| サブタイトル（和） | |
| タイトル（英） | FPGA Implementation of Metastability-based True Random Number Generator |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 乱数生成 / random number generator |
| キーワード(2)（和/英） | 同期式デジタル回路 / synchronous digital circuit |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | 準安定状態 / metastability |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 畑 尚志 / Hisashi Hata / ハタ ヒサシ |
| 第1著者 所属（和/英） | 豊橋技術科学大学 (略称： 豊橋技科大) Toyohashi University of Technology (略称： TUT) |
| 第2著者 氏名（和/英/ヨミ） | 市川 周一 / Shuichi Ichikawa / イチカワ シュウイチ |
| 第2著者 所属（和/英） | 豊橋技術科学大学 (略称： 豊橋技科大) Toyohashi University of Technology (略称： TUT) |
| 講演者 | 第1著者 |
| 発表日時 | 2009-01-29 10:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2008-95, CPSY2008-57, RECONF2008-59 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.412(VLD), no.413(CPSY), no.414(RECONF) |
| ページ範囲 | pp.25-30 |
| ページ数 | 6 |
| 発行日 | 2009-01-22 (VLD, CPSY, RECONF) |
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