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| 講演抄録／キーワード | ||
| 講演名 | 2009-01-30 08:40 順序回路の上位設計記述における等価性指定の自動化手法 ○許 金美・西原 佑・松本剛史・藤田昌宏（東大）  VLD2008-109 CPSY2008-71 RECONF2008-73 |
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| 抄録 | （和） | (まだ登録されていません) |
| （英） | (Not available yet) | |
| キーワード | （和） | / / / / / / / |
| （英） | / / / / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 412, VLD2008-109, pp. 105-110, 2009年1月. | |
| 資料番号 | VLD2008-109 | |
| 発行日 | 2009-01-22 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-109 CPSY2008-71 RECONF2008-73 |
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| 研究会情報 | |
| 研究会 | VLD CPSY RECONF IPSJ-SLDM |
| 開催期間 | 2009-01-29 - 2009-01-30 |
| 開催地（和） | 慶応義塾大学(日吉) |
| 開催地（英） | |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-01-VLD-CPSY-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 順序回路の上位設計記述における等価性指定の自動化手法 |
| サブタイトル（和） | |
| タイトル（英） | Automatic Equivalence Specification between Two Sequential Circuits in High-level Design |
| サブタイトル（英） | |
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| 第1著者 氏名（和/英/ヨミ） | 許 金美 / Jinmei Xu / キョ キンミ |
| 第1著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： University of Tokyo) |
| 第2著者 氏名（和/英/ヨミ） | 西原 佑 / Tasuku Nishihara / |
| 第2著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： University of Tokyo) |
| 第3著者 氏名（和/英/ヨミ） | 松本 剛史 / Takeshi Matsumoto / |
| 第3著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： University of Tokyo) |
| 第4著者 氏名（和/英/ヨミ） | 藤田 昌宏 / Masahiro Fujita / |
| 第4著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： University of Tokyo) |
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| 講演者 | 第1著者 |
| 発表日時 | 2009-01-30 08:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-109, CPSY2008-71, RECONF2008-73 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.412(VLD), no.413(CPSY), no.414(RECONF) |
| ページ範囲 | pp.105-110 |
| ページ数 | 6 |
| 発行日 | 2009-01-22 (VLD, CPSY, RECONF) |
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