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| 講演抄録／キーワード | ||
| 講演名 | 2009-03-11 14:00 可変式順序制約付レジスタ割り当て問題のアルゴリズム ○井上恵介・金子峰雄・岩垣 剛（北陸先端大）  VLD2008-130 |
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| 抄録 | （和） | 半導体製造プロセスの微細集積化に伴い，遅延ばらつきの問題が顕在化している．集積回路のデータパス合成において，遅延ばらつきの下でホールド条件を保証するための順序クロッキングに基づいたレジスタ割り当てが著者らによって提案されている．一方，この方式に基づいて合成されたデータパスはレジスタ数が増加する傾向がある．レジスタ数は面積増加や消費電力増加の一因となるため最小化することが望ましいが，この場合のレジスタ数最小化問題はNP困難であって最小化自体が難しく，また，得られる解における従来手法と比較したレジスタ数の増加は少なくない．本稿では，制御ステップごとにレジスタ間順序の変更が許される場合の順序制約付レジスタ割り当て(可変式順序制約付レジスタ割り当て) について考える．可変式順序制約付レジスタ割り当てにおいてレジスタ数最小化問題を解く多項式時間アルゴリズムを提案し，さらに任意の入力インスタンスに対してデータのライフタイムの最大重なり幅より高々1個多いレジスタ数にてレジスタ割り当てが可能であることを示した． |
| （英） | With the advance of process technology, delay variations have become a serious problem. Recently, the register assignment based on Backward-Data-Direction (BDD) clocking technique in datapath synthesis has been proposed for ensuring the hold timing constraints under delay variations. A major drawback of this datapath, it tends to increase the number of registers. In this paper, we consider the problem using BDD clocking which can be changed the direction with each control step, named adjustable clocking. In this case, we show a polynomial time algorithm to solve the register minimization problem, and the number of required registers are equal to the number of maximum data life-time overlaps with the addition of at most one register. |
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| キーワード | （和） | データパス合成 / 遅延ばらつき / ホールド条件 / 可変式順序クロッキング / / / / |
| （英） | Datapath synthesis / delay variation / hold timing constraint / adjustable clocking / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 478, VLD2008-130, pp. 23-28, 2009年3月. | |
| 資料番号 | VLD2008-130 | |
| 発行日 | 2009-03-04 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-130 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2009-03-11 - 2009-03-13 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for a System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-03-VLD |
| 本文の言語 | 英語（日本語タイトルあり） |
| タイトル（和） | 可変式順序制約付レジスタ割り当て問題のアルゴリズム |
| サブタイトル（和） | |
| タイトル（英） | Adjustable Safe Clocking and Relevant Register Assignment in Datapath Synthesis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | データパス合成 / Datapath synthesis |
| キーワード(2)（和/英） | 遅延ばらつき / delay variation |
| キーワード(3)（和/英） | ホールド条件 / hold timing constraint |
| キーワード(4)（和/英） | 可変式順序クロッキング / adjustable clocking |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 井上 恵介 / Keisuke Inoue / イノウエ ケイスケ |
| 第1著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： JAIST) |
| 第2著者 氏名（和/英/ヨミ） | 金子 峰雄 / Mineo Kaneko / カネコ ミネオ |
| 第2著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： JAIST) |
| 第3著者 氏名（和/英/ヨミ） | 岩垣 剛 / Tsuyoshi Iwagaki / イワガキ ツヨシ |
| 第3著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute of Science and Technology (略称： JAIST) |
| 講演者 | 第1著者 |
| 発表日時 | 2009-03-11 14:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-130 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.478 |
| ページ範囲 | pp.23-28 |
| ページ数 | 6 |
| 発行日 | 2009-03-04 (VLD) |
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