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| 講演抄録／キーワード | ||
| 講演名 | 2009-03-13 11:05 サブスレッショルド回路における基板バイアスを考慮したトランジスタのばらつきモデリングとリングオシレータを用いた検証 ○更田裕司・橋本昌宜・密山幸男・尾上孝雄（阪大/JST）  VLD2008-160 |
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| 抄録 | （和） | 本稿では，90nmプロセスで試作したテストチップを用いて，サブスレッショル ド回路における製造ばらつきのモデリングと基板バイアスによる回路性能制御性 の評価を行う．試作した測定回路は，トランジスタ単体特性を測定する回路とリ ングオシレータの発振周期を測定する回路をアレイ状に配置したものである．本 回路を用いて，トランジスタ特性測定からばらつきモデルを抽出し，リングオシ レータの発振周期測定の結果を用いてばらつきモデルの検証行う．また，基板バ イアスについても同様の検証を行い，基板バイアスによる性能制御性のモデリン グを行う． |
| （英） | This paper presents modeling of manufacturing variability and body bias effect for subthreshold circuits based on measurement of a device array circuit in a 90nm technology. The device array consists of P/NMOS transistors and ring oscillators. This work verifies the correlation between the variation model extracted from I-V measurement results and oscillation frequencies, which means the transistor-level variation model is examined and confirmed in terms of circuit performance. We demonstrate that delay variations of subthreshold circuits are well characterized with two parameters - threshold voltage and subthreshold swing parameter. We also reveal that threshold voltage shift by body biasing can be modeled deterministically. |
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| キーワード | （和） | サブスレッショルド回路 / 製造ばらつき / 測定 / ばらつきモデリング / 基板バイアス / / / |
| （英） | subthreshold circuit / manufacturing variability / measurement / variability modeling / body biasing / / / | |
| 文献情報 | 信学技報, vol. 108, no. 478, VLD2008-160, pp. 201-206, 2009年3月. | |
| 資料番号 | VLD2008-160 | |
| 発行日 | 2009-03-04 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-160 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2009-03-11 - 2009-03-13 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for a System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | サブスレッショルド回路における基板バイアスを考慮したトランジスタのばらつきモデリングとリングオシレータを用いた検証 |
| サブタイトル（和） | |
| タイトル（英） | Correlation Verification between Transistor Variability Model with Body Biasing and Ring Oscillation Frequency in Subthreshold Circuits |
| サブタイトル（英） | |
| キーワード(1)（和/英） | サブスレッショルド回路 / subthreshold circuit |
| キーワード(2)（和/英） | 製造ばらつき / manufacturing variability |
| キーワード(3)（和/英） | 測定 / measurement |
| キーワード(4)（和/英） | ばらつきモデリング / variability modeling |
| キーワード(5)（和/英） | 基板バイアス / body biasing |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 更田 裕司 / Hiroshi Fuketa / フケタ ヒロシ |
| 第1著者 所属（和/英） | 大阪大学/JST-CREST (略称： 阪大/JST) Osaka University/JST-CREST (略称： Osaka Univ./JST-CREST) |
| 第2著者 氏名（和/英/ヨミ） | 橋本 昌宜 / Masanori Hashimoto / ハシモト マサノリ |
| 第2著者 所属（和/英） | 大阪大学/JST-CREST (略称： 阪大/JST) Osaka University/JST-CREST (略称： Osaka Univ./JST-CREST) |
| 第3著者 氏名（和/英/ヨミ） | 密山 幸男 / Yukio Mitsuyama / ミツヤマ ユキオ |
| 第3著者 所属（和/英） | 大阪大学/JST-CREST (略称： 阪大/JST) Osaka University/JST-CREST (略称： Osaka Univ./JST-CREST) |
| 第4著者 氏名（和/英/ヨミ） | 尾上 孝雄 / Takao Onoye / オノエ タカオ |
| 第4著者 所属（和/英） | 大阪大学/JST-CREST (略称： 阪大/JST) Osaka University/JST-CREST (略称： Osaka Univ./JST-CREST) |
| 講演者 | 第1著者 |
| 発表日時 | 2009-03-13 11:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-160 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.478 |
| ページ範囲 | pp.201-206 |
| ページ数 | 6 |
| 発行日 | 2009-03-04 (VLD) |
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