講演抄録/キーワード |
講演名 |
2009-07-16 15:25
Sub-30 nm NMOSFETにおけるゲートLER起因閾値電圧ばらつきを抑制するための包括的な不純物分布設計法 ○福留秀暢(富士通マイクロエレクトロニクス)・堀 陽子(富士通クオリティ・ラボ)・保坂公彦・籾山陽一・佐藤成生・杉井寿博(富士通マイクロエレクトロニクス) SDM2009-106 ICD2009-22 エレソ技報アーカイブへのリンク:SDM2009-106 ICD2009-22 |
抄録 |
(和) |
我々はゲート幅方向へ傾斜させた平行エクステンション注入によりnMOSFETのVthばらつきが15%低減することを初めて実証した。また、2次元キャリア分布計測技術等により、平行エクステンション注入を行うとゲートLERに起因したエクステンション端揺らぎが平滑化することがわかった。実効チャネル長揺らぎが減少するお陰でpMOSFET並みのVthばらつきを持つゲート長20nmのnMOSFETを動作することが可能になった。 |
(英) |
We have demonstrated for the first time that parallel extension implantation tilted along the gate width direction enables to reduce the threshold voltage (Vth) fluctuation in nMOSFETs at high Vd by 15%. We have clarified by direct carrier profiling that the parallel implantation makes lateral extension edge smooth (less roughness induced by gate LER). Thanks to reduced fluctuation in effective channel length, we have made it possible to operate 20-nm nMOSFETs with the Vth variability as much as pMOSFETs have. |
キーワード |
(和) |
ばらつき / イオン注入 / ゲート・ライン・エッジ・ラフネス / 微細化 / / / / |
(英) |
fluctuation / implantation / gate line edge roughness / scaling / / / / |
文献情報 |
信学技報, vol. 109, no. 133, SDM2009-106, pp. 49-52, 2009年7月. |
資料番号 |
SDM2009-106 |
発行日 |
2009-07-09 (SDM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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